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公开(公告)号：CN103034455A
公开(公告)日：2013-04-10
申请号：CN201210535995.2
申请日：2012-12-13
Applicant: 东南大学
CPC classification number: G06F12/0862
Abstract: 本发明公开了一种基于预先解码分析的数据信息缓存管理系统，包括流媒体处理器模块、数据信息预取FIFO模块、数据信息缓存单元和数据信息缓存控制器模块。本发明还公开了一种利用如上所述基于预先解码分析的数据信息缓存管理系统的管理方法。本发明通过尽量利用重复数据，减少数据传输时间，减少数据带宽占用及在外部存储器中的换行延迟，以提高大规模粗粒度可重构系统的数据访问效率，使得性能提升。
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公开(公告)号：CN105897408B
公开(公告)日：2019-01-29
申请号：CN201610422786.5
申请日：2016-06-14
Applicant: 东南大学
Abstract: 本发明公开了一种基于随机延时的面向DES算法的抗功耗攻击方法，在DES算法中添加随机数发生器和随机延时模块，在寄存器与轮操作模块之间提供多条不同延时的路径，并通过随机数发生器产生的随机数来随机选择一条路径，使得轮操作模块产生功耗的时间点在一个时钟周期中趋于随机化。本发明有效降低了DES算法中基于汉明重量的假设功耗和实际功耗轨迹的相关性，可以有效抵抗基于汉明重量模型的功耗攻击。
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公开(公告)号：CN105912501B
公开(公告)日：2018-11-06
申请号：CN201610299248.1
申请日：2016-05-06
Applicant: 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开了一种基于大规模粗粒度可重构处理器的SM4‑128加密算法实现方法及系统，该系统包括可重构处理器、微处理器、系统总线；所述可重构计算阵列包括可重构计算阵列块，可重构计算阵列块包括可重构阵列运算行、写端口运算行选择器、读端口运算行选择器；所述微处理器通过系统总线分别与配置控制模块的配置与控制接口，可重构处理器的输入先入先出寄存器组连接，所述输入先入先出寄存器组连接可重构计算阵列，可重构计算阵列连接输出端连接可重构处理器，输出端连接可重构处理器通过系统总线与微处理器连接。该系统及方法针对SM4‑128加密算法，通过将多轮迭代在可重构处理器中部分展开和中间结果数据缓存的方式进行优化和加速。
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公开(公告)号：CN104915213B
公开(公告)日：2018-05-18
申请号：CN201510346718.0
申请日：2015-06-19
Applicant: 东南大学
IPC: G06F9/44 , G05B19/414
Abstract: 本发明公开了一种可重构系统的局部重构控制器，其包括：多个可重构计算阵列块控制器和与之配套的块数据流图配置信息。整个可重构系统可被拆分为多个可重构阵列块和块控制单元，其中每个可重构阵列块中包含若干计算阵列行，每个块控制单元中包含一个计算阵列块控制器。计算阵列块控制器负责可重构计算阵列计算资源的控制流配置信息的解析，并根据时序配置信息控制可重构阵列块中每行的数据流图执行过程。不同可重构计算阵列块控制器分别独立控制对应可重构阵列块的数据流向。本发明支持多种数据流控制方式，支持多数据多地址间隔输入与输出，保障了可重构系统读写数据和配置系统的灵活性，提高了可重构系统的性能。
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公开(公告)号：CN103778086B
公开(公告)日：2017-02-08
申请号：CN201410062769.6
申请日：2014-02-24
Applicant: 东南大学
IPC: G06F13/16
Abstract: 本发明公开了一种基于粗粒度动态可重构系统的多模式数据访问结构，包括外部存储器，存储所有需要的数据；外部存储器接口，用于建立通信；片上数据缓存器，暂存可重构阵列最近使用的数据；二维数据转换模块，从片上数据缓存器读取数据，根据微处理器发出的数据地址和控制信号，选择数据转换模式并将转换后的数据传入阵列输入先入先出寄存器堆；阵列输入先入先出寄存器堆，接收模式转换后的数据并传给可重构阵列；微处理器，发出数据转换模式控制信号。并提出了相应的数据访问管理办法，通过多模式访问，先对数据处理、整形，再将数据传给可重构阵列，以减少可重构阵列数据访问延迟，提高可重构系统计算性能。
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Patent Agency Ranking
公开(公告)号：CN103914429B
公开(公告)日：2016-11-23
申请号：CN201410157349.6
申请日：2014-04-18
Applicant: 东南大学
IPC: G06F15/173
Abstract: 本发明公开了一种用于粗粒度动态可重构阵列的多模式数据传输互连器，所述互连器包括多模式互连控制器以及多模式互连结构模块；所述多模式互连控制器用于存储不同的互连结构选择信息，并且将互连结构选择信息发送至多模式互连结构模块；所述多模式互连结构模块用于根据多模式互连控制器的互连结构选择信息在阵列上选择一种或者多种互连结构，从而实现可重构阵列中计算单元互连。所述互连器在可重构阵列上实现满足多种计算需求且计算性能良好的互连结构，此外互连结构还具有易于扩展、功耗低、面积小的优点。
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公开(公告)号：CN105630736A
公开(公告)日：2016-06-01
申请号：CN201511019586.7
申请日：2015-12-29
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F15/78
CPC classification number: G06F15/7871 , G06F15/7846
Abstract: 本发明公开了可重构系统存储系统的数据宏块预测访问装置，包括多个可重构处理单元(RPU)、与可重构处理单元一一对应的块缓存和片外存储器，所述块缓存内设有带控制逻辑的色度块缓存和亮度块缓存，用于从片外存储器中预取色度宏块(MB)和亮度宏块(MB)；所述色度块缓存和亮度块缓存中各包含有一个从片外存储器中预取宏块的子缓存模块，所述子缓存模块内设有带控制逻辑的存储器，两个子缓存模块缓存地址空间不重叠的宏块。本发明通过在粗粒度可重构系统中增加了一个块缓存，使得在H.264/MPEG2等多媒体算法中的帧数据在传输时可以按块传输到可重构处理单元中，极大的提高了数据传输效率。
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公开(公告)号：CN105511919A
公开(公告)日：2016-04-20
申请号：CN201510890096.8
申请日：2015-12-07
Applicant: 东南大学
IPC: G06F9/445
CPC classification number: G06F9/4451
Abstract: 本发明公开了一种可重构系统的动态局部重构控制器，包括可重构计算阵列行、可重构计算阵列行控制器、可重构计算阵列配置接口、流水线寄存器和流水线控制器。本发明还公开了一种可重构系统的动态局部重构控制器的控制方法。本发明能够减少可重构系统总的配置时间，提高可重构系统的计算性能。
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公开(公告)号：CN103559154B
公开(公告)日：2016-03-23
申请号：CN201310546199.3
申请日：2013-11-06
Applicant: 东南大学
IPC: G06F13/16 , G06F12/0842 , G06F9/44
Abstract: 本发明公开了一种可重构系统中隐藏存储访问延时的方法，先对算法源码进行编译得到算法配置信息和启动间隔II，根据启动间隔II获得停顿阈值周期数Tt和有效访存延时周期数Td并将停顿阈值周期数Tt以及有效访存延时周期数Td载入数据流控制器，同时将算法配置信息载入可重构阵列。利用对停顿阈值周期数Tt和有效访存延时周期数Td的监控，使可重构阵列在非停顿周期执行与已发出访存请求无数据依赖的操作，在停顿周期时接收应当返回的数据。本发明实现访存与运算的重叠执行，提高了可重构系统的性能和资源利用率，达到隐藏存储访问延时的目的；且无需对原可重构编译器进行任何修改，无需编程人员介入，即可实现发明目的，减轻开发难度。
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公开(公告)号：CN103034455B
公开(公告)日：2015-09-16
申请号：CN201210535995.2
申请日：2012-12-13
Applicant: 东南大学
CPC classification number: G06F12/0862
Abstract: 本发明公开了一种基于预先解码分析的数据信息缓存管理系统，包括流媒体处理器模块、数据信息预取FIFO模块、数据信息缓存单元和数据信息缓存控制器模块。本发明还公开了一种利用如上所述基于预先解码分析的数据信息缓存管理系统的管理方法。本发明通过尽量利用重复数据，减少数据传输时间，减少数据带宽占用及在外部存储器中的换行延迟，以提高大规模粗粒度可重构系统的数据访问效率，使得性能提升。
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