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公开(公告)号：CN104035903B
公开(公告)日：2017-06-16
申请号：CN201410313092.9
申请日：2014-07-02
Applicant: 东南大学
IPC: G06F13/38
Abstract: 该发明提供了一种基于可重构技术的二维数据访问动态自适应方法。该方法所涉及的硬件包括由外部数据传输单元、数据输入缓存、数据输出缓存构成的可重构处理单元，外部存储器接口和外部存储器构成的一个外部访存接口系统。具体过程为在读或写数据情况下，可重构阵列外部数据传输单元根据可重构处理单元当前的数据访问请求将其转换为以目标位为单位的数据访问或写数据操作，然后将转换后的数据访问或写数据请求提交给外部存储器接口，最后经由外部数据传输单元将其从外部存储器接口返回的目标位数据中抽取所需要的部分，提交给可重构处理单元使用。通过该大大提高可重构处理单元与外部存储之间的访存效率。
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公开(公告)号：CN104035903A
公开(公告)日：2014-09-10
申请号：CN201410313092.9
申请日：2014-07-02
Applicant: 东南大学
IPC: G06F13/38
Abstract: 该发明提供了一种基于可重构技术的二维数据访问动态自适应方法。该方法所涉及的硬件包括由外部数据传输单元、数据输入缓存、数据输出缓存构成的可重构处理单元，外部存储器接口和外部存储器构成的一个外部访存接口系统。具体过程为在读或写数据情况下，可重构阵列外部数据传输单元根据可重构处理单元当前的数据访问请求将其转换为以目标位为单位的数据访问或写数据操作，然后将转换后的数据访问或写数据请求提交给外部存储器接口，最后经由外部数据传输单元将其从外部存储器接口返回的目标位数据中抽取所需要的部分，提交给可重构处理单元使用。通过该大大提高可重构处理单元与外部存储之间的访存效率。
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公开(公告)号：CN100511119C
公开(公告)日：2009-07-08
申请号：CN200710025525.0
申请日：2007-08-03
Applicant: 东南大学
CPC classification number: Y02D10/13 , Y02D10/14 , Y02D10/151
Abstract: 本发明公开了一种实现片上影子堆栈存储器的方法及其电路，涉及微处理器内部堆栈操作方法和存储电路。包括片上影子堆栈存储器，配置寄存器，片选电路，地址比较电路，地址译码电路，存储控制器，片外存储器等。采用动态配置的方法，将在片外存储器中高频率访问的堆栈段单元的数据映射到片上影子堆栈存储器中，在微处理器进行堆栈操作时，访问片上影子堆栈存储器。因此，可以避免因访问堆栈而使得存储器页面缺失的问题，减少了不必要的页面切换时间。同时利用该片上影子堆栈存储器还降低了存储功耗，加快了微处理器的运行速度使得片上系统性能大为提升，解决了当前手持终端和消费类电子在性能和功耗上的问题。
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公开(公告)号：CN101078979A
公开(公告)日：2007-11-28
申请号：CN200710024831.2
申请日：2007-06-29
Applicant: 东南大学
Abstract: 本发明公开了一种具有多通道指令预取功能的存储控制电路，涉及微处理器内部的存储控制电路。包括有两个指令预取缓冲器(L1、L2)，SDRAM/DRAM逻辑控制电路，总线接口，地址译码器，地址比较器，SDRAM/DRAM读写控制电路以及片外SDRAM/DRAM存储体等。两个通道指令预取缓冲器采用乒乓方式工作，从而使在读取片外SDRAM/DRAM存储体中的指令填充指令预取缓冲器时，消除了CAS的等待时间。同时采用两组指令预取缓冲器，减少了在程序出现循环时因打断当前正在工作的指令预取缓冲器，重新预取指令而增加的预充电和激活的等待时间。采用页面不命中惩罚控制电路，减少了在程序连续出现跳转时的预充电时间。
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公开(公告)号：CN104063356A
公开(公告)日：2014-09-24
申请号：CN201410311140.0
申请日：2014-07-02
Applicant: 东南大学
IPC: G06F15/78
Abstract: 本发明公开了一种面向雷达应用动态可重构处理阵列扩展的方法，其特征在于：对于由一维除法阵列，基本运算阵列和倒三角累加阵列这三个子阵列构成的一种可重构处理阵列，根据该可重构处理阵列的行数和列数进行阵列的扩展，该方法包括：首先确定可重构处理阵列三部分子阵列的结构，根据各个基础子阵列的行数和列数确定该子阵列扩展后的行数和列数；其次将基础的可重构处理阵列按照三个子阵列的不同要求扩展成新的可重构处理阵列；最后根据扩展后的可重构处理阵列，对其路由器，列寄存器单元，数据连接线，可重构处理阵列的配置信息，时序控制信息进行相应的调整。
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Patent Agency Ranking
公开(公告)号：CN100449481C
公开(公告)日：2009-01-07
申请号：CN200710024831.2
申请日：2007-06-29
Applicant: 东南大学
Abstract: 本发明公开了一种具有多通道指令预取功能的存储控制电路，涉及微处理器内部的存储控制电路。包括有两个指令预取缓冲器(L1、L2)，SDRAM/DRAM逻辑控制电路，总线接口，地址译码器，地址比较器，SDRAM/DRAM读写控制电路以及片外SDRAM/DRAM存储体等。两个通道指令预取缓冲器采用乒乓方式工作，从而使在读取片外SDRAM/DRAM存储体中的指令填充指令预取缓冲器时，消除了CAS的等待时间。同时采用两组指令预取缓冲器，减少了在程序出现循环时因打断当前正在工作的指令预取缓冲器，重新预取指令而增加的预充电和激活的等待时间。采用页面不命中惩罚控制电路，减少了在程序连续出现跳转时的预充电时间。
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公开(公告)号：CN101114207A
公开(公告)日：2008-01-30
申请号：CN200710025525.0
申请日：2007-08-03
Applicant: 东南大学
CPC classification number: Y02D10/13 , Y02D10/14 , Y02D10/151
Abstract: 本发明公开了一种实现片上影子堆栈存储器的方法及其电路，涉及微处理器内部堆栈操作方法和存储电路。包括片上影子堆栈存储器，配置寄存器，片选电路，地址比较电路，地址译码电路，存储控制器，片外存储器等。采用动态配置的方法，将在片外存储器中高频率访问的堆栈段单元的数据映射到片上影子堆栈存储器中，在微处理器进行堆栈操作时，访问片上影子堆栈存储器。因此，可以避免因访问堆栈而使得存储器页面缺失的问题，减少了不必要的页面切换时间。同时利用该片上影子堆栈存储器还降低了存储功耗，加快了微处理器的运行速度使得片上系统性能大为提升，解决了当前手持终端和消费类电子在性能和功耗上的问题。
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公开(公告)号：CN104063356B
公开(公告)日：2017-02-15
申请号：CN201410311140.0
申请日：2014-07-02
Applicant: 东南大学
IPC: G06F15/78
Abstract: 本发明公开了一种面向雷达应用动态可重构处理阵列扩展的方法，其特征在于：对于由一维除法阵列，基本运算阵列和倒三角累加阵列这三个子阵列构成的一种可重构处理阵列，根据该可重构处理阵列的行数和列数进行阵列的扩展，该方法包括：首先确定可重构处理阵列三部分子阵列的结构，根据各个基础子阵列的行数和列数确定该子阵列扩展后的行数和列数；其次将基础的可重构处理阵列按照三个子阵列的不同要求扩展成新的可重构处理阵列；最后根据扩展后的可重构处理阵列，对其路由器，列寄存器单元，数据连接线，可重构处理阵列的配置信息，时序控制信息进行相应的调整。
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公开(公告)号：CN103927270B
公开(公告)日：2017-02-08
申请号：CN201410176151.2
申请日：2014-04-28
Applicant: 东南大学
IPC: G06F12/0862
Abstract: 本发明公开了一种面向多个粗粒度动态可重构阵列的共享数据缓存装置及其控制方法，包括可重构阵列数据缓存控制单元：用于控制可重构阵列与可重构阵列数据缓存单元以及可重构阵列数据缓存单元与外部存储器之间的数据交互；可重构阵列数据缓存单元：用于存储从外部存储器取到的数据；外部存储器数据预取缓存单元：用于从外部存储器预取即将访问的数据到可重构阵列数据缓存单元；数据访存重构单元：用于发送可重构阵列数据缓存单元所需的地址信息以及步长信息。并提供了实现可重构系统中多个粗粒度动态可重构阵列的共享数据的控制方法，减少访问冲突，节省了可重构系统数据处理的时间，提高了大规模粗粒度可重构阵列的计算性能。
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公开(公告)号：CN103927270A
公开(公告)日：2014-07-16
申请号：CN201410176151.2
申请日：2014-04-28
Applicant: 东南大学
IPC: G06F12/08
Abstract: 本发明公开了一种面向多个粗粒度动态可重构阵列的共享数据缓存装置及其控制方法，包括可重构阵列数据缓存控制单元：用于控制可重构阵列与可重构阵列数据缓存单元以及可重构阵列数据缓存单元与外部存储器之间的数据交互；可重构阵列数据缓存单元：用于存储从外部存储器取到的数据；外部存储器数据预取缓存单元：用于从外部存储器预取即将访问的数据到可重构阵列数据缓存单元；数据访存重构单元：用于发送可重构阵列数据缓存单元所需的地址信息以及步长信息。并提供了实现可重构系统中多个粗粒度动态可重构阵列的共享数据的控制方法，减少访问冲突，节省了可重构系统数据处理的时间，提高了大规模粗粒度可重构阵列的计算性能。
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