公开(公告)号：CN1237619C

公开(公告)日：2006-01-18

申请号：CN02803195.4

申请日：2002-01-28

Applicant: 三菱电机株式会社

Inventor： 新田哲也 ,  凑忠玄

IPC: H01L29/06 ,  H01L29/78 ,  H01L29/861

CPC classification number: H01L29/7811 ,  H01L21/26586 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/408 ,  H01L29/7802 ,  H01L29/7813 ,  H01L29/7824 ,  H01L29/861

Abstract: 本发明的半导体装置，在半导体衬底(1)内，有反复重复地构成互相连接形成pn结的n型扩散区(3)和p型扩散区(4)被槽(1a)夹在中间的单元结构，给各单元结构内的n型扩散区(3)的杂质量和p型扩散区(4)的杂质量被设定得不等(不同)。因此，在有槽(1a)的半导体装置中能兼顾良好的耐压和雪崩破坏承受能力。

公开(公告)号：CN1223004C

公开(公告)日：2005-10-12

申请号：CN98811412.7

申请日：1998-07-23

Applicant: 三菱电机株式会社

Inventor： 新田哲也 ,  凑忠玄 ,  上西明夫

IPC: H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/26586 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0873 ,  H01L29/42368 ,  H01L29/66712 ,  H01L29/7813 ,  H01L29/7827 ,  H01L29/861 ,  H01L29/872 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 在半导体衬底的第1主面上形成了多个槽(5a)，在槽(5a)间被夹住的区域内形成了p型扩散区(2)和n型扩散区(3)，以便沿槽的深度方向构成pn结。p型扩散区(2)具有从一方的槽(5a)的侧壁面扩散了p型杂质的杂质浓度分布，n型扩散区(3)具有从另一方的槽(5a)的侧壁面扩散了n型杂质的杂质浓度分布。在p型扩散区(2)和n型扩散区(3)的第2主面一侧形成了n+高浓度衬底区(1)。槽5a的从第1主面算起的深度Td比p型和n型扩散区(2、3)的从第1主面算起的深度Nd深了p型扩散区(2)内的p型杂质或n型扩散区(3)内的n型杂质的制造时的扩散长度L以上。由此，可得到高耐压、低导通电阻的半导体装置。

公开(公告)号：CN114725184A

公开(公告)日：2022-07-08

申请号：CN202111670175.X

申请日：2021-12-31

Applicant: 三菱电机株式会社

Inventor： 小西和也 ,  新田哲也 ,  玉城朋宏 ,  曾根田真也

IPC: H01L29/06 ,  H01L29/739 ,  H01L29/78

Abstract: 目的在于得到能够对集电极电压拖尾进行抑制的半导体装置。本发明涉及的半导体装置具有：基板，其具有上表面和背面；第1导电型的漂移层，其设置于基板；第2导电型的基极层，其设置于基板中的漂移层之上；第1导电型的源极层，其设置于基极层的上表面侧；第1电极，其设置于基板的上表面，与源极层电连接；第2电极，其设置于基板的背面；栅极电极；沟槽栅极，其从基板的上表面将源极层和基极层贯穿而延伸至漂移层，与栅极电极或第1电极电连接；以及第2导电型的第1底层，其设置于漂移层中的沟槽栅极之下，第1底层中的杂质浓度在厚度方向上成为峰值的部分与沟槽栅极之间的第1距离大于1μm。

公开(公告)号：CN114628502A

公开(公告)日：2022-06-14

申请号：CN202111505801.X

申请日：2021-12-09

Applicant: 三菱电机株式会社

Inventor： 小西和也 ,  曾根田真也 ,  新田哲也 ,  古川彰彦

IPC: H01L29/10 ,  H01L29/739 ,  H01L29/78 ,  H01L21/331 ,  H01L21/336

Abstract: 本发明涉及半导体装置及半导体装置的制造方法。目的在于提供能够实现适当的沟道区域的技术。半导体装置具有：第一接触层，其与第一沟槽接触部的下部连接；以及第二接触层，其与第二沟槽接触部的下部连接。在俯视观察时，第一沟槽的第一侧部与第一沟槽接触部之间的距离比第一沟槽的第二侧部与第二沟槽接触部之间的距离大，在剖视观察时，第一接触层与第一侧部分离，第二接触层与第二侧部连接。

公开(公告)号：CN114447097A

公开(公告)日：2022-05-06

申请号：CN202111244415.X

申请日：2021-10-25

Applicant: 三菱电机株式会社

Inventor： 小西和也 ,  西康一 ,  新田哲也

IPC: H01L29/06 ,  H01L29/08 ,  H01L29/10 ,  H01L29/739

Abstract: 目的在于提供能够降低接通电压的技术。半导体装置具有：载流子积蓄层；作为上层多晶硅的上层有源部，其配置于沿着将载流子积蓄层贯通的沟槽的上部的内壁的第1绝缘膜之上，与栅极电极连接；以及下层多晶硅，其配置于沿着沟槽的下部的内壁的第2绝缘膜之上，在下层多晶硅与上层有源部之间配置有第3绝缘膜。上层有源部的下端与载流子积蓄层的下端相比位于下方。

公开(公告)号：CN112563321A

公开(公告)日：2021-03-26

申请号：CN202010987022.7

申请日：2020-09-18

Applicant: 三菱电机株式会社

Inventor： 曾根田真也 ,  上马场龙 ,  新田哲也

IPC: H01L29/417 ,  H01L29/861 ,  H01L27/06 ,  H01L29/739 ,  H01L21/28 ,  H01L21/8249

Abstract: 本发明涉及半导体装置及其制造方法。目的在于提供一种能够改善恢复损耗以及恢复耐量这两者的技术。半导体装置具有：第2导电型的基极层，其配置于IGBT区域的半导体基板的表面侧；以及第2导电型的阳极层，其配置于二极管区域的半导体基板的表面侧。阳极层包含：第1部分，其具有下端，该下端位于与基极层的下端相同的位置或者与基极层的下端相比位于上方；以及第2部分，其在俯视观察时与第1部分相邻，下端与第1部分的下端相比位于上方。