公开(公告)号：CN1270703A

公开(公告)日：2000-10-18

申请号：CN98809194.1

申请日：1998-01-22

Applicant: 三菱电机株式会社

Inventor： 凑忠玄

IPC: H01L29/78

CPC classification number: H01L29/7397

Abstract: 在绝缘栅型双极型半导体装置中,为了在不损害正向电压降及开关特性的情况下扩展负载短路安全工作区,使在发射极杂质区的内部、且在发射极与非常靠近栅极的附近之间产生的电阻成为与直接与发射极接触的发射极杂质区的距离无关的预定的值。

公开(公告)号：CN105074875B

公开(公告)日：2018-09-18

申请号：CN201380074352.5

申请日：2013-03-07

Applicant: 三菱电机株式会社

Inventor： 金田和德 ,  凑忠玄 ,  川濑祐介

IPC: H01L21/268 ,  H01L21/20

Abstract: 本发明所涉及的激光退火装置的特征在于，具有：载置台，其载置被加热物；第1激光元件，其放射第1连续激光；第1光学系统，其将该第1连续激光向该被加热物引导，在该被加热物上形成第1照射区域；第2激光元件，其放射与该第1连续激光相比波长较短的第2连续激光；第2光学系统，其将该第2连续激光向该被加热物引导，在该被加热物上形成第2照射区域；以及系统控制器，其以下述方式使该第1照射区域和该第2照射区域进行扫描，即，针对该被加热物的各部分，在该第2照射区域进行扫描前，该第1照射区域的至少一部分进行扫描。

公开(公告)号：CN105830220A

公开(公告)日：2016-08-03

申请号：CN201380081607.0

申请日：2013-12-13

Applicant: 三菱电机株式会社

Inventor： 川濑祐介 ,  金田和德 ,  凑忠玄

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7395 ,  H01L21/0415 ,  H01L21/26513 ,  H01L21/324 ,  H01L29/0821 ,  H01L29/0847 ,  H01L29/167 ,  H01L29/66333

Abstract: 具有：第1工序，在具有第1主面和第2主面的半导体衬底的该第2主面，通过加速能量不同的多次离子注入而注入第1导电型杂质，在该半导体衬底形成第1杂质区域；第2工序，在该第2主面，以比该多次离子注入低的加速能量对第2导电型杂质进行离子注入，在该半导体衬底，以与该第1杂质区域之间余留未注入杂质的无注入区域的方式形成第2杂质区域；热处理工序，对该半导体衬底实施热处理，以由该第1导电型杂质形成缓冲层，由该第2导电型杂质形成集电极层，在该缓冲层与该集电极层之间余留没有发生该第1导电型杂质和该第2导电型杂质的扩散的无扩散区域；以及形成与该集电极层接触的集电极电极的工序。

公开(公告)号：CN102569354B

公开(公告)日：2015-02-18

申请号：CN201110287695.2

申请日：2011-09-26

Applicant: 三菱电机株式会社

Inventor： 青野真司 ,  凑忠玄

IPC: H01L29/06 ,  H01L29/739 ,  H01L21/331

CPC classification number: H01L29/7397 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/0834 ,  H01L29/66348

Abstract: 本发明的目的在于提供使耐压的保持和低导通电压化并存的沟槽栅型IGBT。本发明的IGBT具备：第1导电型的缓冲层（11）；在缓冲层（11）的第1主面上形成的第1漂移层；在所述第1漂移层上形成的第1的导电型的第2漂移层（3）；在第2漂移层（3）上形成的第2导电型的基极层（4）；在基极层（4）的表面选择性地形成的第1导电型的发射极层（5）；从发射极层（5）的表面起向第2漂移层（3）中贯通并隔着栅极绝缘膜（7）而埋入形成的栅极电极（8）；与发射极层（5）导通的发射极电极（10）；在缓冲层（11）的第2主面上形成的第2导电型的集电极层（12）；以及在集电极层（12）上形成的集电极电极（13），所述第1漂移层是第1导电型的第1层（1）和第2导电型的第2层（2）在水平方向反复的结构。

公开(公告)号：CN101385130B

公开(公告)日：2010-12-22

申请号：CN200680053221.9

申请日：2006-02-24

Applicant: 三菱电机株式会社

Inventor： 凑忠玄 ,  山本秀和

IPC: H01L21/322 ,  H01L29/78 ,  H01L29/744 ,  H01L29/861

CPC classification number: H01L21/3221 ,  H01L29/66348 ,  H01L29/7397

Abstract: 本发明涉及半导体装置及其制造方法。器件制造步骤开始后，在硅衬底(1)的背面形成吸气层(3a)。之后，在硅衬底(1)的主面上形成MOS结构的栅极(5)，除去吸气层(3a)。通过上述制造方法形成MOS结构的栅极结构时，包含在硅衬底(1)中的溶解氧被吸气层(3a)捕捉，使硅衬底(1)的溶解氧浓度下降。由此，使硅衬底(1)的溶解氧浓度下降，能够得到良好的元件特性。

公开(公告)号：CN101667537A

公开(公告)日：2010-03-10

申请号：CN200910141813.1

申请日：2009-05-26

Applicant: 三菱电机株式会社

Inventor： 高野和丰 ,  村上纯一 ,  凑忠玄

IPC: H01L21/04 ,  H01L21/33 ,  H01L21/336

CPC classification number: H01L29/405 ,  H01L21/76834 ,  H01L21/76888 ,  H01L24/05 ,  H01L29/0619 ,  H01L29/7395 ,  H01L2224/04042 ,  H01L2224/48463 ,  H01L2924/13055 ,  H01L2924/00

Abstract: 本发明目的在于提供半导体装置的制造方法，该方法能够无弊病地形成用于实现半导体装置的高耐压化、耐压稳定化、电极的电位稳定化、耐压保持区域的缩短等的半绝缘性膜。该方法的特征在于包括以下工序：在半导体衬底表面形成P型区域的工序；在该P型区域上形成Al电极的工序；形成与该Al电极相接并由与Al相比不易与Si反应的物质构成的层间膜的工序；以及在该层间膜上形成含有Si的半绝缘性膜的工序。

公开(公告)号：CN101385130A

公开(公告)日：2009-03-11

申请号：CN200680053221.9

申请日：2006-02-24

Applicant: 三菱电机株式会社

Inventor： 凑忠玄 ,  山本秀和

IPC: H01L21/322 ,  H01L29/78 ,  H01L29/744 ,  H01L29/861

CPC classification number: H01L21/3221 ,  H01L29/66348 ,  H01L29/7397

Abstract: 本发明涉及半导体装置及其制造方法。器件制造步骤开始后，在硅衬底(1)的背面形成吸气层(3a)。之后，在硅衬底(1)的主面上形成MOS结构的栅极(5)，除去吸气层(3a)。通过上述制造方法形成MOS结构的栅极结构时，包含在硅衬底(1)中的溶解氧被吸气层(3a)捕捉，使硅衬底(1)的溶解氧浓度下降。由此，使硅衬底(1)的溶解氧浓度下降，能够得到良好的元件特性。

公开(公告)号：CN1236499C

公开(公告)日：2006-01-11

申请号：CN98125384.9

申请日：1996-07-17

Applicant: 三菱电机株式会社

Inventor： 高桥彻雄 ,  中村胜光 ,  凑忠玄 ,  原田真名

IPC: H01L29/739 ,  H01L29/745

CPC classification number: H01L29/66348 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/66356 ,  H01L29/66378 ,  H01L29/7391 ,  H01L29/7397 ,  H01L29/7455 ,  H01L29/749 ,  H01L29/868 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一个由一个P+集电区(1)，一个n型缓冲区(3)，一个n-区(5)和一个n+阴极区(7)组成的pin二极管。一个从n+阴极区(7)的表面开始穿过n+阴极区(7)后到达n-区(5)的沟槽(9)。沿着沟槽9的内壁形成一层绝缘膜(11)。形成一个栅电极层(13)隔着绝缘膜与n+阴极区(7)的侧壁相对。形成一个阴极(17)与n+阴极区(7)电连接。形成一个阳极(19)与P+集电区(1)电连接。n+阴极区(7)整个形成在互相平行伸展的沟槽(9)之间的表面上。这样，一种其栅控电路被简化、且导通特性很好的功率半导体器件即可得到。

公开(公告)号：CN1702874A

公开(公告)日：2005-11-30

申请号：CN200510071435.6

申请日：2002-01-28

Applicant: 三菱电机株式会社

Inventor： 新田哲也 ,  凑忠玄

IPC: H01L29/06 ,  H01L29/78 ,  H01L29/861

Abstract: 本发明的半导体装置，它是在第一导电型的半导体衬底(1)内，有反复重复地构成的以下结构：具有互相并联配置的第一导电型的第一杂质区(3)和第二导电型的第二杂质区(4)的单元结构，其特征在于：备有连接在各上述单元结构内的第一杂质区(3)及第二杂质区(4)两者中的至少一者上配置的带电层(71)，各上述单元结构内的上述带电层(71)内的正电荷量和各上述单元结构内的n型杂质量的和、与各上述单元结构内的上述带电层(71)内的负电荷量和各上述单元结构内的p型杂质量的和不等。

公开(公告)号：CN1436372A

公开(公告)日：2003-08-13

申请号：CN01811220.X

申请日：2001-02-21

Applicant: 三菱电机株式会社

Inventor： 凑忠玄 ,  新田哲也

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明的半导体器件具有p型杂质区(4)和n型漂移区(3)并列的结构重复2次以上的pn重复结构，位于该pn重复结构的最端部的作为p型杂质区(4)及n型漂移区(3)的任一区的低浓度区在构成pn重复结构的所有的p杂质区(4)及n型漂移区(3)中具有最低的杂质浓度或者最少的总有效电荷量。由此，特别是可以改善应用了元件耐压在20～6000V的宽广范围的3维的多重RESURF原理的功率半导体器件的主耐压，改善主耐压与导通电阻的折衷关系，所以能得到功率损失少、芯片尺寸小、廉价的元件。并且，通过使用虚线沟槽(DLT)结构的沟槽及与之对应的制造方法，能以更低的成本制造高成品率的半导体器件。