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公开(公告)号：CN117976010B
公开(公告)日：2024-10-08
申请号：CN202410011094.6
申请日：2024-01-03
Applicant: 北京超弦存储器研究院
IPC: G11C11/4063 , G11C11/409 , G11C11/4094
Abstract: 本申请实施例提供了一种感应放大器、数据读写方法、存储阵列结构及存储器，涉及存储技术领域。该感应放大器包括：第一信号放大单元、第二信号放大单元、第三信号放大单元、第一隔离单元和第二隔离单元；感应放大器被配置为在写操作的写隔离阶段，第一信号端与第二信号放大单元的第三端断开，第二信号端与第三信号放大单元的第三端断开；位线的电压变为第一信号端的电压，以将第一信号端的电压写入存储单元，第一数据线的电压变为第二信号端的电压。本申请实施例的感应放大器可以减小芯片的尺寸，降低了芯片成本，且通过设置第一隔离单元和第二隔离单元解决了第二信号放大单元和第三信号放大单元对数据写的过程的影响。
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公开(公告)号：CN112712833B
公开(公告)日：2024-10-01
申请号：CN201911021460.1
申请日：2019-10-25
Applicant: 长鑫存储技术(上海)有限公司
Inventor： 张良
IPC: G11C11/409
Abstract: 本申请实施例至少提供一种写操作电路，包括：串并转换电路，用于对DBI端口的第一DBI数据进行串并转换，以生成供DBI信号线传输的第二DBI数据，以及根据第二DBI数据和DQ端口的输入数据，生成数据缓冲模块的输入数据；数据缓冲模块，用于根据数据缓冲模块的输入数据，确定是否翻转全局总线；DBI解码模块，用于根据第二DBI数据，对全局总线数据进行解码，并将解码后的数据写入存储块，解码包括确定是否翻转全局总线数据；预充电模块，连接于预充电信号线，用于将全局总线的初始态设置为高。本申请实施例的技术方案可以实现在Precharge上拉架构下，减少全局总线的翻转次数，从而大幅压缩电流，降低功耗。
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公开(公告)号：CN118692528A
公开(公告)日：2024-09-24
申请号：CN202410750781.X
申请日：2024-06-11
Applicant: 海光云芯集成电路设计(上海)有限公司
Inventor： 范敏敏
IPC: G11C11/4076 , G11C11/4078 , G11C11/409 , G11C7/22
Abstract: 本申请涉及一种优化存储器的传输信号的方法、存储器控制器及电子设备，属于电子技术领域。该优化存储器的传输信号的方法包括：调整DCA寄存器的值，并基于调整后的所述DCA寄存器的值生成DQS时钟信号和DQ数据信号，其中，DQS时钟信号、DQ数据信号为所述存储器与存储器控制器之间的传输信号；获取利用DQS时钟信号对DQ数据信号传输的数据进行采样得到正确采样数据的最大眼图；将最大眼图对应的DCA寄存器的值作为DCA寄存器的最优值；基于所述DCA寄存器的最优值，生成新的DQS时钟信号和新的DQ数据信号。通过调整DCA寄存器的值来优化存储器的传输信号质量，从而提高了存储器的读写可靠性。
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公开(公告)号：CN118447893A
公开(公告)日：2024-08-06
申请号：CN202310604375.8
申请日：2023-05-26
Applicant: 南亚科技股份有限公司
Inventor： 吴顺科
IPC: G11C11/4076 , G11C11/409
Abstract: 本发明提供一种电子装置及其内存装置与写入均衡方法。内存装置耦接至内存控制器，以接收数据选通信号DQS以及时钟信号CLK。在写入均衡模式中，内存装置提供写入均衡功能给内存控制器，其中写入均衡功能包括多个叠代操作。在这些叠代操作的每一个中，内存控制器发出通知给内存装置，以及内存装置基于通知设立选通窗。内存装置在选通窗中基于数据选通信号DQS的相位去取样时钟信号CLK，以将取样结果回传给内存控制器。内存装置在选通窗外禁止取样时钟信号CLK。
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公开(公告)号：CN107910316B
公开(公告)日：2024-08-02
申请号：CN201711259511.5
申请日：2017-12-04
Applicant: 长鑫存储技术有限公司
IPC: H01L23/525 , G11C11/409
Abstract: 本发明提供一种半导体器件反熔丝结构及其写入和读取方法，该结构包括形成于有源区的反熔丝单元，该反熔丝单元包括由第一熔丝隔离层、第一绝缘层、第一导电层及第三导电层构成的第一反熔丝，由第二熔丝隔离层、第二绝缘层、第二导电层及第三导电层构成的第二反熔丝。两个反熔丝共用同一个第三导电层，由此可有效降低反熔丝单元的面积，另外反熔丝单元的绝缘层形成于沟槽内，等效增大了绝缘层的面积，所以可进一步将反熔丝的面积做的更小同时还可减小反熔丝的空间体积，最后可将芯片上的反熔丝单元配置为反熔丝矩阵结构，以进一步减小芯片中反熔丝占据的面积，从而提高半导体器件的高度集成化。
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Patent Agency Ranking
公开(公告)号：CN118398040A
公开(公告)日：2024-07-26
申请号：CN202310086541.X
申请日：2023-01-17
Applicant: 长鑫存储技术有限公司
Inventor： 张良
IPC: G11C7/22 , G11C7/06 , G11C7/08 , G11C11/409 , G11C11/4091
Abstract: 本公开实施例公开了一种存储电路和存储器，存储电路包括：多个感测放大模块和多个延时调整模块。其中，每个延时调整模块，对应连接每个感测放大模块，被配置为接收对应的开启信号和对应的延时使能信号，响应于延时使能信号，调整开启信号的延时量，并将调整后的开启信号传输到对应的感测放大模块。每个感测放大模块，被配置为对应接收调整后的开启信号，响应于调整后的开启信号而开启运行。本公开实施例能够避免因电耦合作用而导致的感测容限降低，提高存储电路的性能。
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公开(公告)号：CN118368894A
公开(公告)日：2024-07-19
申请号：CN202310590201.0
申请日：2023-05-24
Applicant: 旺宏电子股份有限公司
IPC: H10B12/10 , G11C5/02 , G11C7/12 , G11C8/08 , G11C7/00 , G11C8/00 , G11C11/408 , G11C11/409 , G11C11/4094
Abstract: 本公开提供了一种存储器结构及其操作方法。存储器结构包含沿着第一方向设置且彼此分开的第一、第二和第三栅极结构、具有第一端与第二端的多个通道本体、彼此分开且具有第一导电类型且连接第一端的多个源极区、彼此分开且具有第二导电类型且连接第二端的的多个漏极区、以及沿着第二方向设置且沿着第三方向延伸且电性连接源极区和通道本体的多个第一侧插塞。通道本体彼此分开且沿着第一方向穿过第一、第二及第三栅极结构。第一栅极结构包含沿着第二方向设置且沿着第三方向延伸的多个岛状结构。
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公开(公告)号：CN118364881A
公开(公告)日：2024-07-19
申请号：CN202410386574.0
申请日：2024-04-01
Applicant: 北京大学
IPC: G06N3/063 , G06N3/0464 , G06F15/78 , G11C11/408 , G11C11/409
Abstract: 本发明提供一种支持多比特有符号数计算的存算一体计算系统、方法及存算一体芯片，所述系统包括多个存算一体存储单元，所述存算一体存储单元用于同步对待存储数据进行写入、读取及多比特参数计算；编码转换电路，所述编码转换电路与所述存算一体存储单元连接，用于获取存储数据的符号位，并对所述符号位进行判断，根据所述符号位的判断结果，在计算过程中对存储数据的编码形式进行转换，所述编码形式包括原码编码形式及补码编码形式；比特加权电路，所述比特加权电路与各所述存算一体存储单元连接，用于根据比特位大小对所述存算一体存储单元输出的比特参数计算结果进行模拟加权。本发明能够在不引入额外的编码转换功耗的情况下实现补码编码存储，原码方式计算，提高能效。
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公开(公告)号：CN116386693B
公开(公告)日：2024-05-17
申请号：CN202310410904.0
申请日：2023-04-12
Applicant: 长鑫存储技术有限公司
Inventor： 黄克琴
IPC: G11C11/409
Abstract: 本发明涉及一种数据写入电路和存储器。该电路包括控制器、多级驱动模块和多个读写缓冲模块；控制器用于由写入命令译码得到列地址信号、阵列选择信号和写入标识信号；每一级驱动模块用于根据写入标识信号或者根据写入标识信号和阵列选择信号中部分存储阵列的选择标识信号，驱动数据传输至下一级的驱动模块中以及传输至对应层级的多个存储阵列的数据通道上；每个读写缓冲模块用于根据写入标识信号和对应连接的存储阵列的选择标识信号，将对应连接的数据通道上的数据传输至对应连接的存储阵列中。本发明可以降低时序匹配难度。
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公开(公告)号：CN117976010A
公开(公告)日：2024-05-03
申请号：CN202410011094.6
申请日：2024-01-03
Applicant: 北京超弦存储器研究院
IPC: G11C11/4063 , G11C11/409 , G11C11/4094
Abstract: 本申请实施例提供了一种感应放大器、数据读写方法、存储阵列结构及存储器，涉及存储技术领域。该感应放大器包括：第一信号放大单元、第二信号放大单元、第三信号放大单元、第一隔离单元和第二隔离单元；感应放大器被配置为在写操作的写隔离阶段，第一信号端与第二信号放大单元的第三端断开，第二信号端与第三信号放大单元的第三端断开；位线的电压变为第一信号端的电压，以将第一信号端的电压写入存储单元，第一数据线的电压变为第二信号端的电压。本申请实施例的感应放大器可以减小芯片的尺寸，降低了芯片成本，且通过设置第一隔离单元和第二隔离单元解决了第二信号放大单元和第三信号放大单元对数据写的过程的影响。
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