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公开(公告)号：CN118364883A
公开(公告)日：2024-07-19
申请号：CN202410386526.1
申请日：2024-04-01
Applicant: 北京大学
IPC: G06N3/065 , G06N3/0464 , G06F15/16 , G06F15/78 , G11C11/408 , G11C11/409
Abstract: 本发明提供一种支持深度卷积通道全并行计算的存算一体系统、方法及存算一体芯片，所述系统包括：并行计算模块，包括k×k个多比特数据单元，每个所述多比特数据单元包括q个存储子单元，用于存储k×k大小的q比特激活值存储数据，并将k×k大小的q比特激活值存储数据与(k×k,1)向量大小的输入权重参数进行模拟乘累加运算；权重配置电路，与并行计算模块连接，用于对并行计算模块输出的模拟乘累加运算的结果进行q比特权重的比特位模拟重组，得到1比特输入权重参数与q比特激活值存储数据的乘累加模拟结果；ADC量化电路，连接所述权重配置电路，用于对所述乘累加模拟结果进行量化，得到整型数据输出；激活值更新电路，连接所述并行计算模块所在列的位线与读位线，用于执行所述并行计算模块内部激活值存储数据的局部循环更新。本发明能够增加阵列计算并行度，实现阵列内激活值的局部循环更新，从而提升能效。
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Patent Agency Ranking
公开(公告)号：CN118364880A
公开(公告)日：2024-07-19
申请号：CN202410386524.2
申请日：2024-04-01
Applicant: 北京大学
IPC: G06N3/063 , G06N3/0464 , G06F15/78 , G11C11/408 , G11C11/409 , G11C11/41
Abstract: 本发明提供一种近存与存内混合的存算一体计算系统及存算一体芯片，所述存算一体计算系统包括：eDRAM存内计算阵列，用于存储深度卷积层中特征图各通道的激活值，执行输入激活值与模型权重的深度卷积计算，将深度卷积计算得到的输出激活值覆盖存储于所述输入激活值的存储位置；深度卷积权重缓存模块，用于存储深度卷积的权重参数；融合连接模块，用于逐位串行读取深度卷积的权重参数，并将读取的深度卷积的权重参数输入至eDRAM存内计算阵列通道中执行与输入激活值的逐位乘累加MAC计算；SRAM存内计算阵列，用于将点卷积的输入激活值与SRAM存内计算阵列内的点卷积的权重参数进行乘累加运算。本发明可同时节约两种参数的读写功耗，从而提升能效。
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公开(公告)号：CN118364881A
公开(公告)日：2024-07-19
申请号：CN202410386574.0
申请日：2024-04-01
Applicant: 北京大学
IPC: G06N3/063 , G06N3/0464 , G06F15/78 , G11C11/408 , G11C11/409
Abstract: 本发明提供一种支持多比特有符号数计算的存算一体计算系统、方法及存算一体芯片，所述系统包括多个存算一体存储单元，所述存算一体存储单元用于同步对待存储数据进行写入、读取及多比特参数计算；编码转换电路，所述编码转换电路与所述存算一体存储单元连接，用于获取存储数据的符号位，并对所述符号位进行判断，根据所述符号位的判断结果，在计算过程中对存储数据的编码形式进行转换，所述编码形式包括原码编码形式及补码编码形式；比特加权电路，所述比特加权电路与各所述存算一体存储单元连接，用于根据比特位大小对所述存算一体存储单元输出的比特参数计算结果进行模拟加权。本发明能够在不引入额外的编码转换功耗的情况下实现补码编码存储，原码方式计算，提高能效。
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公开(公告)号：CN116434802A
公开(公告)日：2023-07-14
申请号：CN202310217819.2
申请日：2023-03-03
Applicant: 北京大学
Abstract: 本发明提供一种有符号位的SRAM多值单元及存算一体芯片，涉及集成电路设计技术领域，单元包括：符号位调制单元、权重符号位存储单元及2N‑1个权重幅值有效位存储单元，N为大于1的整数；本发明采用“符号‑幅值”的编码方式对有符号数进行计算，具体通过权重符号位存储单元，实现权重符号位信号Q与输入符号位信号SIN的异或，得到乘积的符号位信号sign，再通过sign控制符号位调制单元向各权重幅值有效位存储单元输出高电平或低电平，以实现正数加电压，负数减电压的线性计算，无需单独周期和额外电容功耗对输入和权重的符号位进行计算，并且，优化了负数，尤其是小值负数的计算功耗，有效提高了SRAM存算一体电路的能效。
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公开(公告)号：CN111967586B
公开(公告)日：2023-04-07
申请号：CN202010682227.4
申请日：2020-07-15
Applicant: 北京大学
Abstract: 本发明实施例提供一种用于脉冲神经网络存内计算的芯片及计算方法，该芯片包括依次连接的信号输入模块、存内计算模块、信号输出模块；信号输入模块用于将输入的图像像素阵列转换成生物脉冲信号输入至存内计算模块；存内计算模块用于根据预先存储的神经网络突触权重值，对生物脉冲信号进行存内运算，并将输出的位线电流输入至信号输出模块；信号输出模块用于将位线电流转换成识别脉冲信号。本发明实施例提供的用于脉冲神经网络存内计算的芯片及计算方法，集合类脑计算及存内计算优势，通过集合片上训练、片上存储及片上推理功能，突破了冯诺依曼架构的计算瓶颈，从而实现集存储与计算一体的低功耗计算，实现了输出精度可调，有效的提升了计算性能。
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公开(公告)号：CN111967586A
公开(公告)日：2020-11-20
申请号：CN202010682227.4
申请日：2020-07-15
Applicant: 北京大学
Abstract: 本发明实施例提供一种用于脉冲神经网络存内计算的芯片及计算方法，该芯片包括依次连接的信号输入模块、存内计算模块、信号输出模块；信号输入模块用于将输入的图像像素阵列转换成生物脉冲信号输入至存内计算模块；存内计算模块用于根据预先存储的神经网络突触权重值，对生物脉冲信号进行存内运算，并将输出的位线电流输入至信号输出模块；信号输出模块用于将位线电流转换成识别脉冲信号。本发明实施例提供的用于脉冲神经网络存内计算的芯片及计算方法，集合类脑计算及存内计算优势，通过集合片上训练、片上存储及片上推理功能，突破了冯诺依曼架构的计算瓶颈，从而实现集存储与计算一体的低功耗计算，实现了输出精度可调，有效的提升了计算性能。
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