公开(公告)号：CN102208448B

公开(公告)日：2013-04-24

申请号：CN201110134448.9

申请日：2011-05-24

Applicant: 西安电子科技大学

Inventor： 宋建军 ,  王冠宇 ,  张鹤鸣 ,  胡辉勇 ,  宣荣喜 ,  周春宇

IPC: H01L29/78 ,  H01L29/49 ,  H01L29/06

Abstract: 本发明公开了一种多晶Si1-xGex/金属并列覆盖双栅台阶式埋氧SSGOI nMOSFET器件结构，其技术方案在于该器件自上而下的结构为：多晶Si1-xGex/金属并列覆盖双栅结构；栅绝缘层；本征或者p-掺杂应变Si电子量子阱层；p掺杂弛豫Si1-yGey缓冲层；台阶式埋氧层；p-掺杂的衬底，所述p-掺杂的单晶Si(100)衬底由p弛豫Si1-yGey缓冲层、p弛豫SiGe渐变层以及单晶Si三部分组成。该器件结构简单，与常规体Si SOI工艺完全兼容，并集成了“栅极工程”“应变工程”以及“衬底工程”三者的优点。

公开(公告)号：CN102214694A

公开(公告)日：2011-10-12

申请号：CN201110141775.7

申请日：2011-05-30

Applicant: 西安电子科技大学

Inventor： 宋建军 ,  王冠宇 ,  张鹤鸣 ,  胡辉勇 ,  宣荣喜 ,  周春宇

IPC: H01L29/78 ,  H01L29/49 ,  H01L29/06

Abstract: 本发明公开了一种异质金属堆叠栅SSGOI pMOSFET器件结构，自上而下依次包括：异质金属堆叠栅结构；栅绝缘层；本征或者n-掺杂应变Si沟道层；本征或者n-掺杂组分渐变的应变Si1-xGex层；n掺杂弛豫Si1-yGey层；台阶式埋氧层；n掺杂衬底部分，由n+掺杂弛豫Si1-yGey层，n-掺杂弛豫Si1-yGey缓冲层、n掺杂驰豫SiGe渐变层以及n-掺杂单晶Si(100)衬底四部分构成。该器件结构简单，与常规体Si SOI工艺完全兼容，集成了“栅极工程”“应变工程”及“衬底工程”三者的优点，并易于CMOS结构工艺集成。

公开(公告)号：CN101409292B

公开(公告)日：2010-06-02

申请号：CN200810232445.7

申请日：2008-11-28

Applicant: 西安电子科技大学

Inventor： 张鹤鸣 ,  胡辉勇 ,  戴显英 ,  宣荣喜 ,  舒斌 ,  宋建军 ,  王冠宇

IPC: H01L27/12 ,  H01L21/84

Abstract: 本发明公开了一种SOI三维CMOS集成器件及其制作方法，它是微电子技术领域，主要解决现有三维集成电路速度低的问题。其方案是采用SSOI和SSGOI衬底构建新的三维CMOS集成器件的两个有源层。其中，下层有源层采用SSOI衬底，利用SSOI衬底中应变Si材料电子迁移率高的特点，制作应变SinMOSFET器件；上层有源层采用SSGOI衬底，利用SSGOI衬底中应变Si材料空穴迁移率高的特点，制作应变SiGe表面沟道pMOSFET器件；上下有源层之间采用键合工艺，形成三维有源层结构，并通过互连线连接，构成导电沟道为65～130nm的三维CMOS集成器件。本发明制造的SOI三维集成CMOS器件与现有三维集成器件相比，具有速度快和性能好的优点，该器件可用于制造大规模、高速三维CMOS集成电路。

公开(公告)号：CN100585835C

公开(公告)日：2010-01-27

申请号：CN200810150929.7

申请日：2008-09-12

Applicant: 西安电子科技大学

Inventor： 张鹤鸣 ,  戴显英 ,  舒斌 ,  宣荣喜 ,  胡辉勇 ,  宋建军 ,  王冠宇 ,  徐小波 ,  屈江涛

IPC: H01L21/8238

Abstract: 本发明公开了一种基于多层辅助结构制备具有多晶SiGe栅纳米级CMOS集成电路方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly-SiGe/SiO2/Poly-Si多层结构；将最上层的Poly-Si刻蚀成一个窗口，再淀积一层SiN；刻蚀掉表面的SiN层，只保留窗口侧面的SiN；刻蚀衬底表面上的SiN；利用Ploy-Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy-Si；再利用SiO2与SiN的刻蚀速率比(4∶1)和Ploy-SiGe与SiN的刻蚀速率比(11∶1)，刻蚀掉表面上除SiN侧壁区域以外的SiO2和Ploy-SiGe，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件互连线形成导电沟道65～90nm的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。

公开(公告)号：CN101409292A

公开(公告)日：2009-04-15

申请号：CN200810232445.7

申请日：2008-11-28

Applicant: 西安电子科技大学

Inventor： 张鹤鸣 ,  胡辉勇 ,  戴显英 ,  宣荣喜 ,  舒斌 ,  宋建军 ,  王冠宇

IPC: H01L27/12 ,  H01L21/84

Abstract: 本发明公开了一种SOI三维CMOS集成器件及其制作方法，它是微电子技术领域，主要解决现有三维集成电路速度低的问题。其方案是采用SSOI和SSGOI衬底构建新的三维CMOS集成器件的两个有源层。其中，下层有源层采用SSOI衬底，利用SSOI衬底中应变Si材料电子迁移率高的特点，制作应变Si nMOSFET器件；上层有源层采用SSGOI衬底，利用SSGOI衬底中应变Si材料空穴迁移率高的特点，制作应变SiGe表面沟道pMOSFET器件；上下有源层之间采用键合工艺，形成三维有源层结构，并通过互连线连接，构成导电沟道为65～130nm的三维CMOS集成器件。本发明制造的SOI三维集成CMOS器件与现有三维集成器件相比，具有速度快和性能好的优点，该器件可用于制造大规模、高速三维CMOS集成电路。

公开(公告)号：CN101359625A

公开(公告)日：2009-02-04

申请号：CN200810150929.7

申请日：2008-09-12

Applicant: 西安电子科技大学

Inventor： 张鹤鸣 ,  戴显英 ,  舒斌 ,  宣荣喜 ,  胡辉勇 ,  宋建军 ,  王冠宇 ,  徐小波 ,  屈江涛

IPC: H01L21/8238

Abstract: 本发明公开了一种基于多层辅助结构制备具有多晶SiGe栅纳米级CMOS集成电路方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－SiGe/SiO2/Poly－Si多层结构；将最上层的Poly－Si刻蚀成一个窗口，再淀积一层SiN；刻蚀掉表面的SiN层，只保留窗口侧面的SiN；刻蚀衬底表面上的SiN；利用Ploy－Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy－Si；再利用SiO2与SiN的刻蚀速率比(4∶1)和Ploy－SiGe与SiN的刻蚀速率比(11∶1)，刻蚀掉表面上除SiN侧壁区域以外的SiO2和Ploy－SiGe，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件互连线形成导电沟道65～90nm的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。