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公开(公告)号：CN1213372C
公开(公告)日：2005-08-03
申请号：CN02119382.7
申请日：2002-05-14
Applicant: 精工爱普生株式会社
IPC: G06F13/00
CPC classification number: G06F5/10
Abstract: 在分配数据和CSW作为通过一个终端点传送的信息时，设置准备有EP2区域(14)(FIFO设定的数据存储区域)和CSW区域(16)(可随机存取的状态存储区域)的缓冲器。然后，在从USB的数据阶段(数据传输)切换到状态阶段(状态传输)时，将信息的读出区域从EP2区域(14)切换到CSW区域(16)，从CSW区域(16)读出从终端点EP2向主机传送的IN数据。设置成功状态用的CSW0区域和不成功状态用的CSW1区域，并预先写入设定了成功或不成功用的默认信息的状态块分组。
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公开(公告)号：CN1146798C
公开(公告)日：2004-04-21
申请号：CN99803399.5
申请日：1999-10-26
Applicant: 精工爱普生株式会社
IPC: G06F13/00
CPC classification number: H04L49/9042 , H04L12/40 , H04L12/40071 , H04L12/40091 , H04L12/40117 , H04L47/62 , H04L49/90 , H04L49/901 , H04L49/9073 , H04L69/22
Abstract: 本发明的目的在于提供一种可以减少处理开销并能以小规模的硬件实现高速数据传输的数据传输控制装置及电子设备。在IEEE1394的数据传输控制装置中，信息包整形电路(160)，对从各节点传输到的信息包进行整形，以便使上层可以使用，信息包分离电路(180)，将整形后信息包的首部写入RAM的首部区域，并将数据写入数据区域。并且，当信息包整形时，将从上述信息包分离电路传送到的数据指示字附加于信息包的首部。利用TAG将信息包分离。在信息包整形时将广播信息、错误状态信息、指示是否是在自ID期间接收到的信息包的信息、附加于信息包的尾部。在信息包整形中将在时间序列中附加于信息包后侧的ACK等信息在RAM内写入信息包的首部的开头侧。
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公开(公告)号：CN1138211C
公开(公告)日：2004-02-11
申请号：CN99803357.X
申请日：1999-10-26
Applicant: 精工爱普生株式会社
CPC classification number: H04L29/06 , H04L49/90 , H04L49/901 , H04L49/9042 , H04L49/9094 , H04L69/22
Abstract: 目的在于提供一种减轻处理操作，用小规模的硬件就能实现高速的数据传输的数据传输控制装置和电子设备。在IEEE 1394的数据输中，信息包结合电路(280)从RAM(80)的首部、数据区读出信息包的首部、数据并使之结合。利用首部CRC的生成期间取得数据指示字。判断是否用tcode读出首部、数据的任一个，递增首部指示字或数据指示字。在对数据区的数据取入期间生成首部。在发送信息包期间从分离发送信息包区的一个信道取入对其它信道的数据。使用连结指示字连续读出其它信道的信息包。将来自传输端口ACK码回写到发送源的信道。改写基本首部，依次生成首部，连续传输信息包直到反复次数为0。
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公开(公告)号：CN1320865A
公开(公告)日：2001-11-07
申请号：CN01122059.7
申请日：2001-03-16
Applicant: 精工爱普生株式会社
Inventor： 石田卓也
IPC: G06F13/00
CPC classification number: G06F13/4059
Abstract: 本发明的目的是提供一种数据传送控制装置及电子设备。在发送侧,将位填充回路10及NRZI编码器12设在并行－串行变换回路的前级,在接收侧,将NRZI解码器14及解除位填充回路16设在串行－并行变换回路的后级,不用串行处理而是用并行处理实现位填充,NRZI编码、NRZI解码,解除位填充。将因位插入溢出的位转入下一个时钟周期的数据,将因位删除不足的位从下一个时钟周期的数据进位。根据运算出来的位填充(解除位填充)的位置插入(删除)位,根据溢出(压缩)位数的累积值决定应该输出的并行数据的范围。
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公开(公告)号：CN1292120A
公开(公告)日：2001-04-18
申请号：CN99803357.X
申请日：1999-10-26
Applicant: 精工爱普生株式会社
CPC classification number: H04L29/06 , H04L49/90 , H04L49/901 , H04L49/9042 , H04L49/9094 , H04L69/22
Abstract: 目的在于提供一种减轻处理操作,用小规模的硬件就能实现高速的数据传输的数据传输控制装置和电子设备。在IEEE 1394的数据传输中,信息包结合电路(280)从RAM(80)的首部、数据区读出信息包的首部、数据并使之结合。利用首部CRC的生成期间取得数据指示字。判断是否用tcode读出首部、数据的任一个,递增首部指示字或数据指示字。在对数据区的数据取入期间生成首部。在发送信息包期间从分离发送信息包区的一个信道取入对其它信道的数据。使用连结指示字连续读出其它信道的信息包。将来自传输端口ACK码回写到发送源的信道。改写基本首部,依次生成首部,连续传输信息包直到反复次数为0。
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Patent Agency Ranking
公开(公告)号：CN100583850C
公开(公告)日：2010-01-20
申请号：CN200480010455.6
申请日：2004-09-06
Applicant: 精工爱普生株式会社
CPC classification number: H04L25/0276 , G06F1/3203 , H04L25/0282 , H04L25/0294 , H04W52/0229
Abstract: 本发明公开了发送电路、接收电路、接口电路及电子设备。发送电路包括电流驱动差动信号线的电流驱动型驱动器和电压驱动型驱动器，其中，电压驱动型驱动器，在普通传输模式中，电压驱动型驱动器使发送电路与差动信号线的连接断开，在功率下降模式中，电压驱动型驱动器使发送电路与差动信号线的连接接通，从而电压驱动差动信号线，其中，电压驱动型驱动器向差动信号线输出用于将接收电路设置为功率下降模式的功率下降电压或用于解除接收电路的功率下降模式的唤醒电压。电流驱动型驱动器在普通传输模式时，通过电流驱动差动信号线，向接收电路发送功率下降指令。
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公开(公告)号：CN100566165C
公开(公告)日：2009-12-02
申请号：CN200480009617.4
申请日：2004-09-06
Applicant: 精工爱普生株式会社
IPC: H03K19/00
CPC classification number: G06F1/3203 , H04L25/0272
Abstract: 本发明提供了一种数据传输控制装置，其包括：OUT传输用发送电路，驱动串行信号线并发送OUT数据；时钟传输用发送电路，驱动串行信号线并发送时钟CLK；PLL电路，生成CLK；停电设定电路，设定停电模式。在第一停电模式中，将OUT传输用发送电路设定为停电模式，同时，将时钟传输用发送电路设定为停电模式，并且使目标侧数据传输控制装置的系统时钟停止。在第二停电模式中，关于时钟传输用发送电路并不设定为停电模式，而将OUT传输用发送电路设定为停电模式。
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公开(公告)号：CN1893362A
公开(公告)日：2007-01-10
申请号：CN200610086697.4
申请日：2006-06-28
Applicant: 精工爱普生株式会社
CPC classification number: G06F13/4027
Abstract: 本发明提供了一种能够向ATA主机提供各种接口的数据传输控制装置及包含该装置的电子设备。数据传输控制装置(50)包括ATA的设备侧I/F(60)、ATA的主机侧I/F(70)、传输控制器(100)及负责仿真处理的处理部(120)。在设备侧I/F(60)从ATA主机(30)接收到指令时，处理部(120)将与该接收到的指令对应的指令发布给ATA设备(40)；在发布了该指令后，开始经由ATABUS1、设备侧I/F(60)、主机侧I/F(70)、ATABUS2的数据传输；数据传输完成之后，在主机侧I/F(70)从ATA设备(40)读取到了状态时，处理部(120)进行将与该读取到的状态对应的状态返回给ATA主机(30)的仿真处理。
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公开(公告)号：CN1188998C
公开(公告)日：2005-02-09
申请号：CN00801418.3
申请日：2000-07-12
Applicant: 精工爱普生株式会社
CPC classification number: H04L12/40052 , H04L12/2801 , H04L12/40071 , H04L49/90 , H04L49/9042 , H04L69/32
Abstract: 目的旨在提供可以减轻固件的处理的额外操作从而可以实现高速的数据传输的数据传输控制装置和电子设备。在IEEE1394标准的数据传输控制装置中，将数据包的标题写入标题区域、将数据包的ORB(SBP-2用数据)写入ORB区域、将数据包的数据流(应用层用数据)写入数据流区域。在数据流区域中，由硬件根据满信号和空信号进行区域管理。使指示信息包含在请求数据包的处理标签t1中，在接收应答数据包时，将数据包的标题、ORB、数据流写入到由t1包含的指示信息指示的区域中。对数据流区域设置了存储用于确保发送区域的地址TS、TE的寄存器TSR、TER和存储用于确保收信区域的地址RS、RE的寄存器RSR、RER。
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公开(公告)号：CN1519576A
公开(公告)日：2004-08-11
申请号：CN200410039378.9
申请日：2004-01-30
Applicant: 精工爱普生株式会社
CPC classification number: G01R31/318536 , G01R31/3172 , G01R31/318541 , G01R31/318572
Abstract: 本发明提供一种测试电路、集成电路及其测试方法，所述测试电路包括选择器SEL1和选择器SEL2，所述选择器SEL1在其第一输入端，接收来自宏块MB1的信号M1OUT，在其第二输入端，接收宏块MB2用的测试输入信号TIN1和TIN2；所述选择器SEL2，在其第一输入端，接收来自SEL1的信号SQ，在其第二输入端接收来自MB2的信号M2OUT。在对MB1进行测试的第一测试模式中，SEL1向SEL2的第一输入端输出来自MB1的信号M1OUT；SEL2向MB1输出来自SEL1的信号SQ。在对MB2进行测试的第二测试模式中，SEL1向MB2输出MB2用的测试输入信号TIN1和TIN2；SEL2将来自MB2的信号M2OUT作为MB2用的测试输出信号TOUT输出。
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