公开(公告)号：CN106209678A

公开(公告)日：2016-12-07

申请号：CN201610513358.3

申请日：2016-06-30

Applicant: 华南理工大学

Inventor： 李伟光 ,  万好 ,  孙佳正 ,  庄义钦 ,  刘志洋 ,  郑东泽

IPC: H04L12/861

CPC classification number: H04L49/9073

Abstract: 本发明公开了一种用于DSP/BIOS的MODBUS消息帧接收方法，基于DSP/BIOS软件平台实现，包括消息帧接收流程和消息帧处理流程，其中消息帧接收流程选择SCI硬件中断线程实现，消息帧处理流程选择周期软中断线程实现。消息帧处理周期软中断线程计时时钟由系统时钟驱动，并使其时钟周期值等于MODBUS消息帧间距时间，当计时时钟累加直至等于时钟周期时，进入消息帧处理软中断线程。本发明采用系统时钟取代现有技术中以定时器确定字符间隔时间并准确区分两消息帧的方法，可有效节省微处理器的硬件资源，减低自动化控制系统对微处理器的外设资源需求。

公开(公告)号：CN103229145B

公开(公告)日：2016-10-12

申请号：CN201180051791.5

申请日：2011-10-12

Applicant: 阿尔卡特朗讯公司

Inventor： M·R·加沃尔 ,  L·索

IPC: G06F9/50 ,  H04L12/24

CPC classification number: G06F9/5011 ,  H04L49/901 ,  H04L49/9047 ,  H04L49/9073

Abstract: 此处描述一种用于电信网络中的调制解调器上的多核处理器中的缓冲器管理机制。所述缓冲器管理机制包括为一个或更多2层应用提供缓冲器管理服务的缓冲器模块，其中，缓冲器模块至少为正在用户空间中运行的应用软件提供用户空间应用接口。缓冲器管理机制还包括管理多个单独的令牌池的缓冲器管理器，其中，所述令牌包括指向外部存储器中的存储器区域的指针。另外，缓冲器管理机制包括客户驱动器，所述客户驱动器管理将被用于用户平面数据分发的、包括缓冲器池和帧队列的数据路径加速体系结构（DPAA）资源。

公开(公告)号：CN101232450B

公开(公告)日：2012-09-05

申请号：CN200810008851.5

申请日：2008-01-25

Applicant: 英飞凌科技股份公司

Inventor： R·图特

IPC: H04L12/56 ,  H04L29/06 ,  H04L12/02

CPC classification number: H04L49/9052 ,  H04L49/90 ,  H04L49/9042 ,  H04L49/9073

Abstract: 数据分组处理设备。公开了一种用于数据分组处理的设备。在一个实施例中，设备包括在芯片上实现的处理器、可由处理器访问的芯片上内部分段存储器、芯片外外部分段存储器以及在内部分段存储器和外部分段存储器之间的数据传送通道。外部分段存储器包括第一和第二存储器分段，其中第一和第二存储器分段的大小不同。

公开(公告)号：CN101411134A

公开(公告)日：2009-04-15

申请号：CN200780010691.1

申请日：2007-03-30

Applicant: 高通股份有限公司

Inventor： 苏布拉马尼亚姆·德拉维达 ,  斯里拉姆·纳拉扬

IPC: H04L12/56 ,  H04L12/28

CPC classification number: H04L49/901 ,  H04L47/14 ,  H04L47/621 ,  H04L49/90 ,  H04L49/9021 ,  H04L49/9073 ,  H04W36/02 ,  H04W36/28 ,  H04W76/20 ,  H04W88/02 ,  H04W88/08

Abstract: 本发明中所揭示的方面解决所属技术领域中对用于高速媒体接入控制的存储器管理的需要。包缓冲器可存储具有第一数据结构的包，所述第一数据结构包含包长度、序列号及指向第二数据结构的指针。可将包数据存储在一个或一个以上第二数据结构的链接表中。可使用第一数据结构的链接表或阵列形成传输及接收队列。可将用于存储第一及第二数据结构的存储器位置保持在指示相应数据结构类型的空闲位置的列表中。揭示一种其中可选择两种配置的灵活存储器架构。在第一种配置中，第一存储器包含多个流的每流参数，且第二存储器包含包缓冲器。在第二种配置中，所述第一存储器包含指向所述第二存储器中的每流参数的每流指针。所述包缓冲器驻存于第三存储器中。还提供各种其它方面。

公开(公告)号：CN100473066C

公开(公告)日：2009-03-25

申请号：CN00815700.6

申请日：2000-08-30

Applicant: (美国)捷迅公司

Inventor： 迈克尔·R·康利 ,  埃里克·亨德森

IPC: H04L29/06 ,  G06F13/12

CPC classification number: H04L12/413 ,  G06F13/385 ,  H04L12/40013 ,  H04L12/40032 ,  H04L49/90 ,  H04L49/9073 ,  Y02D10/14 ,  Y02D10/151

Abstract: 本发明提供了一种将客户计算机连接到一个计算机网络上的网络接口适配器，包括经一个物理接口(PHY)连接到网络物理链路上的一个简化的硬件媒体访问控制器(MAC)。MAC功能的重要部分被实施为主客户计算机的处理器内的软件。优选的MAC实施的硬件部分提供在PHY与客户计算机之间缓冲通信的存储器。本发明的MAC的优选硬件方面还包括一个寄存器接口，用于在MAC的硬件部分与在客户计算机内实施的MAC的软件部分之间的寄存器驱动通信。通过在主计算机的软件中实施大部分MAC功能，该优选的MAC提供了低成本、低功耗以及通常是更灵活的网络接口适配器。

公开(公告)号：CN100399305C

公开(公告)日：2008-07-02

申请号：CN02819445.4

申请日：2002-07-24

Applicant: 莱夫特汉德网络公司

Inventor： 约翰·施皮尔斯 ,  凯利·朗 ,  塞巴斯蒂安·索伯莱夫斯基 ,  唐纳德·凯恩

IPC: G06F13/00

CPC classification number: H04L67/1097 ,  G06F3/0605 ,  G06F3/0661 ,  G06F3/067 ,  H04L49/90 ,  H04L49/9063 ,  H04L49/9073 ,  H04L69/08 ,  Y10S707/99931 ,  Y10S707/99934

Abstract: 本发明提供了在启动计算机系统和具有数据块存储器(26)的目标计算机系统之间传送数据的能力，其中目标计算机系统相对于启动计算机系统是远程的，它相对于使用的数据块存储器(26)的类型与接口无关的。在一个实施例中，虚拟设备驱动器被使用，它实现相对于数据块存储器(26)与接口无关的命令集。

公开(公告)号：CN101194475A

公开(公告)日：2008-06-04

申请号：CN200680006275.X

申请日：2006-04-05

Applicant: 思科技术公司

Inventor： 科里·米特斯卡

IPC: H04L12/56

CPC classification number: H04L49/90 ,  H04L49/9073 ,  H04L63/0428

Abstract: 一种交换接口包括具有一个输入和多个输出的交换机，以及与所述交换机相关联的存储器。所述交换机被适配成从所述输入接收分组，所述分组将被转发到与所述多个输出中的一个相关联的目的地设备。所述交换机作出响应来将所述分组存储在所述关联的存储器中。所述交换机还对来自所述目的地设备的信号作出响应，以将所述分组从所述关联的存储器通过所述多个输出中的所述一个转发到所述目的地设备。可选地，该交换接口还可以包括耦合在输入和关联的存储器之间的分组加密引擎。通常，耦合到多个输出的输出设备将各自具有其自己的单独的加密过程；在这些情形中，加密引擎将具有用于确定针对输出设备的适当的加密的逻辑。

公开(公告)号：CN100367250C

公开(公告)日：2008-02-06

申请号：CN200380101043.9

申请日：2003-10-07

Applicant: 皇家飞利浦电子股份有限公司

Inventor： A·拉杜勒斯库 ,  K·G·W·戈斯森斯

IPC: G06F13/00

CPC classification number: H04L47/10 ,  H04L47/32 ,  H04L49/9073

Abstract: 本发明提供一种集成电路，包括多个处理模块(M；I；S；T)和布置用于在第一和至少一个第二模块之间提供至少一个连接的网络(N；RN)。所述连接包括一组通信通道，每个都具有一组连接属性。所述连接支持事务，事务包括从第一模块至第二模块的输出消息和从第二模块至第一模块的返回消息。所述连接的不同通信通道的连接属性可独立地进行调节。因此，芯片上网络的资源利用是更加有效的，因为模块之间的连接可有效地适用于它们的实际请求，使得连接的尺寸不会过大，并且可将未用网络资源分配给其它连接。

公开(公告)号：CN1574752A

公开(公告)日：2005-02-02

申请号：CN200410048084.2

申请日：2004-06-15

Applicant: 卓联半导体有限公司

Inventor： 保罗·格雷沙姆

IPC: H04L12/04 ,  H04L12/54

CPC classification number: H04J3/02 ,  H04L7/005 ,  H04L49/90 ,  H04L49/9073

Abstract: 本发明公开了一种支持多速率输入和输出串行数据流的时分多路复用交换机，所述时分多路复用交换机具有分别与存储器的每个部分相关联的缓存器扩展的双缓存数据存储器。该扩展在双缓存数据存储器的主部分已经交换后的延迟周期存储剩余数据。

公开(公告)号：CN105847180A

公开(公告)日：2016-08-10

申请号：CN201610175149.2

申请日：2016-03-25

Applicant: 深圳深宝电器仪表有限公司

Inventor： 周启华 ,  干体兵 ,  徐声 ,  张敏

IPC: H04L12/861

CPC classification number: H04L49/9073

Abstract: 本发明提供了一种基于ADSP?BF60x网络通信的DMA配置模式及中断方法，针对ADSP?BF60x系列中具有DMA数据的处理器，实现高速通信数据处理；在DMA数据传输中，采用两套配置轮换使用的DMA高速传输中断方法。为了满足DMA传输要求，配置两套基于描述符的DMA传输序列；该DMA传输序列对应分配一组芯片内的内存，用于DMA传输时将物理通道中的数据移动到该组内存中，并设置DMA通道在第一个序列传输完成后，立即启动第二个序列传输；在第二个序列传输完成后，立即启动第一个序列传输。两个DMA系列采用两套配置轮换使用进行传输，两个序列来回切换，大大提高了DMA的传输质量，解决了数据丢失的问题。