-
公开(公告)号：CN110034118A
公开(公告)日：2019-07-19
申请号：CN201811488402.5
申请日：2018-12-06
Applicant: 瑞萨电子株式会社
IPC: H01L27/11 , G11C11/412 , G11C11/418
Abstract: 为了提供地址访问时间较快的半导体存储器件。半导体存储器件包括多个存储单元和耦合至存储单元的字线。字线在第一方向上延伸。每个存储单元均包括在与第一方向相交的第二方向上延伸的栅电极。
-
公开(公告)号：CN110021321A
公开(公告)日：2019-07-16
申请号：CN201811551957.X
申请日：2018-12-18
Applicant: 瑞萨电子株式会社
IPC: G11C11/417
Abstract: 提供了一种具有低功耗写入辅助电路的半导体存储器器件。半导体存储器器件包括多个字线、多个位线对、多个存储器单元、多个辅助线对、写入驱动器电路、写入辅助电路和选择电路。存储器单元被耦合到字线和位线对，以使得一个存储器单元被耦合到一个字线和一个位线对的方式。辅助线对平行于位线对延伸，以使得一个辅助线对平行于一个位线对延伸的方式。选择电路根据选择信号将从位线对中选择的一个位线对耦合到写入驱动器电路，并且将平行于所选择的位线对延伸的相关联的辅助线对耦合到写入辅助电路。
-
公开(公告)号：CN106531736A
公开(公告)日：2017-03-22
申请号：CN201610687196.5
申请日：2016-08-18
Applicant: 瑞萨电子株式会社
Inventor： 薮内诚
IPC: H01L27/088
CPC classification number: H01L27/0886 , G11C7/10 , G11C7/1084 , G11C7/1087 , G11C7/1093 , G11C7/22 , H01L27/0207 , H01L27/0629 , H01L27/0924
Abstract: 本申请涉及半导体器件。控制数据保持时间而不额外增加电路面积。半导体器件包括由鳍形成的数据缓冲器和触发器。作为延迟线，与鳍的栅极电极位于同一层中的栅极布线被设置在从数据缓冲器的数据输出节点到触发器的数据输入节点的数据信号路径中。
-
公开(公告)号：CN104952482A
公开(公告)日：2015-09-30
申请号：CN201510131835.5
申请日：2015-03-24
Applicant: 瑞萨电子株式会社
IPC: G11C11/413
Abstract: 本公开的各个实施例提供的半导体存储器件可以增加写入裕度并且抑制芯片面积的增加。该半导体存储器件包括：多个存储器单元，按矩阵布置；多个位线对，对应于存储器单元的每一列而布置；写入驱动器电路，其根据写入数据来将数据传输至所选列的位线对；以及写入辅助电路，其将在所选列的位线对中的在低电位侧上的位线驱动至负电压电平。该写入辅助电路包括：第一信号布线；第一驱动器电路，其根据控制信号来驱动第一信号布线；以及第二信号布线，其耦合至在低电位侧上的位线，并且基于与第一信号布线的接线间耦合电容、通过第一驱动器电路的驱动，来生成负电压。
-
公开(公告)号：CN103021454A
公开(公告)日：2013-04-03
申请号：CN201210336291.2
申请日：2012-09-12
Applicant: 瑞萨电子株式会社
Inventor： 薮内诚
IPC: G11C11/413
CPC classification number: G11C11/419
Abstract: 本发明涉及半导体装置。提供了例如用于在写操作中控制与要写的SRAM存储单元耦接的存储单元电源线的电压电平的写辅助电路。写辅助电路响应于在写操作中使能的写辅助使能信号将存储单元电源线的电压电平降低到预定的电压电平。同时，写辅助电路根据写辅助脉冲信号的脉冲宽度来控制存储单元电源线的电压电平的降低速度。写辅助脉冲信号的脉冲宽度被定义为使得行的数量越大（或存储单元电源线的长度越长），则脉冲宽度越大。
-
Patent Agency Ranking
公开(公告)号：CN109390005B
公开(公告)日：2023-11-03
申请号：CN201810885804.2
申请日：2018-08-06
Applicant: 瑞萨电子株式会社
Inventor： 薮内诚
Abstract: 本发明的目的在于提供一种半导体存储器件，其可以被高度集成并且减小由于VSS布线的寄生电容值而引起的电位波动(IR压降)。半导体存储器件包括：第一字线；第二字线；第一匹配线；第二匹配线；第一存储器单元，接合至第一字线、第二字线和第一匹配线；以及第二存储器单元，接合至第一字线、第二字线和第二匹配线。第一存储器单元和第二存储器单元布置为在平面图中彼此相邻，并且第一字线和第二字线是使用第一布线层中的布线形成的。第一匹配线和第二匹配线是使用设置为与第一布线层相邻的第二布线层中的布线形成的。第一字线和第二字线被设置为彼此平行地位于两条第一布线之间。第一匹配线和第二匹配线被设置为彼此平行地位于两条第二布线之间。
-
公开(公告)号：CN107481747B
公开(公告)日：2023-06-06
申请号：CN201710379264.6
申请日：2017-05-25
Applicant: 瑞萨电子株式会社
Abstract: 本公开涉及多端口存储器、存储宏和半导体器件。一种多端口存储器包括地址控制电路、存储阵列、数据输入‑输出电路和控制电路，并且通过两个端口输入第一和第二地址信号以及时钟信号。地址控制电路包括第一和第二锁存电路、选择电路、解码电路和字线驱动电路。通过一个端口输入的第一地址信号被输入至第一锁存电路，并且通过另一端口输入的第二地址信号被输入至选择电路。选择电路选择第一和第二地址信号中的一个，第二锁存电路锁存所选地址信号并将所选地址信号输出至解码电路。字线驱动电路基于来自解码电路的输出信号驱动字线。
-
公开(公告)号：CN114784007A
公开(公告)日：2022-07-22
申请号：CN202210392184.5
申请日：2015-03-26
Applicant: 瑞萨电子株式会社
IPC: H01L27/11 , H01L23/522 , H01L23/528 , H01L27/02 , H01L27/092 , H01L29/78 , G11C11/418 , G11C11/419
Abstract: 本发明提供一种半导体器件。本发明基于想要有效利用通过因FINFET的微型化而能够存在的第0布线层(M0)在第3布线层(M3)产生的空间的基本思想，在第3布线层产生的空间配置辅助线(AL)，使该辅助线(AL)与字线(WL)电连接。由此，实现基于字线电压的上升时间受到字线的布线电阻的影响很大这一新见解的对策(研究)，由此能够实现使用了FINFET的SRAM的高速动作。
-
公开(公告)号：CN107077885B
公开(公告)日：2021-03-12
申请号：CN201580053349.4
申请日：2015-03-31
Applicant: 瑞萨电子株式会社
IPC: G11C11/412 , G11C11/41 , G11C11/413
Abstract: 半导体器件具备SRAM电路。SRAM电路包括呈矩阵状排列有多个存储器单元(MC)的存储器阵列(11)、供各存储器单元(MC)共同连接的接地布线(ARVSS)、以及用于根据动作模式控制接地布线(ARVSS)的电位的第一电位控制电路(16)。第一电位控制电路(16)包括彼此并联连接于赋予接地电位的接地节点(VSS)与接地布线(ARVSS)之间的第一NMOS晶体管(NM10)及第一PMOS晶体管(PM10)。
-
公开(公告)号：CN104952482B
公开(公告)日：2020-09-01
申请号：CN201510131835.5
申请日：2015-03-24
Applicant: 瑞萨电子株式会社
IPC: G11C11/413
Abstract: 本公开的各个实施例提供的半导体存储器件可以增加写入裕度并且抑制芯片面积的增加。该半导体存储器件包括：多个存储器单元，按矩阵布置；多个位线对，对应于存储器单元的每一列而布置；写入驱动器电路，其根据写入数据来将数据传输至所选列的位线对；以及写入辅助电路，其将在所选列的位线对中的在低电位侧上的位线驱动至负电压电平。该写入辅助电路包括：第一信号布线；第一驱动器电路，其根据控制信号来驱动第一信号布线；以及第二信号布线，其耦合至在低电位侧上的位线，并且基于与第一信号布线的接线间耦合电容、通过第一驱动器电路的驱动，来生成负电压。
-
-
-
-
-
-
-
-
-
Search Results
47
records
(took 0.029 seconds)
