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公开(公告)号：CN116959516A
公开(公告)日：2023-10-27
申请号：CN202310054015.5
申请日：2023-02-03
Applicant: 瑞萨电子株式会社
Abstract: 本公开的各实施例涉及半导体器件以及半导体系统。一种半导体器件包括存储器阵列，存储器阵列具有以矩阵形式布置以存储条目的多个关联存储器单元。存储器阵列被划分为用于沿着列方向顺序地执行检索操作的多个存储器块，并且还包括：多个匹配线，对应于相应存储器块并且被对应地提供给每个存储器单元行；多个搜索线，对应于相应存储器块并且被对应地提供给每个存储器单元列；以及多个匹配放大器，对应于相应存储器块并且被提供给多个匹配线。对应地提供给在前存储器块的匹配线被设置为比对应地提供给后续存储器块的匹配线短。存储器阵列还包括定时控制单元，用于基于对应地提供给在前存储器块的匹配线的长度来控制驱动后续存储器块的搜索线的定时。
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公开(公告)号：CN108133726B
公开(公告)日：2023-06-06
申请号：CN201711239759.5
申请日：2017-11-30
Applicant: 瑞萨电子株式会社
IPC: G11C11/34 , G11C11/4063
Abstract: 本发明提供一种半导体器件，其能够降低因布线的寄生电阻或者寄生电容的影响而使信号波形变钝的现象。半导体器件具有向由驱动信号驱动的布线的远端部分供给升压电压的供给电路。所述供给电路具有：反相器电路，该反相器电路的输入与所述布线耦合；以及开关元件，其由所述反相器电路的输出信号控制。所述开关元件使所述升压电压与所述布线的远端部分连接。
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公开(公告)号：CN106611622B
公开(公告)日：2022-03-29
申请号：CN201610911128.2
申请日：2016-10-19
Applicant: 瑞萨电子株式会社
IPC: G11C29/12
Abstract: 本发明提供一种多端口存储器、半导体装置和存储器宏单元。该多端口存储器包括存储器单元、第一字线和第二字线、第一位线和第二位线、第一地址端子和第二地址端子、地址控制电路。地址控制电路在正常操作模式下基于分别供应到所述第一地址端子和所述第二地址端子的地址信号，将所述第一字线和所述第二字线独立于彼此进行控制，并且在干扰测试模式下基于供应到第一地址端子和第二地址端子中的一个来激活耦合到同一存储器单元的第一字线和第二字线二者。
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公开(公告)号：CN107093445B
公开(公告)日：2021-06-04
申请号：CN201610887820.6
申请日：2012-02-28
Applicant: 瑞萨电子株式会社
IPC: G11C7/08 , G11C7/22 , G11C8/08 , G11C8/10 , G11C11/415 , G11C11/419
Abstract: 本发明提供一种具有存储器的半导体器件，所述存储器在操作时序上的变化减少。例如，所述半导体器件设置有与位线正本并排布置的虚设位线和顺序耦合至所述虚设位线的列方向负载电路。各列方向负载电路设置有固定在截止状态的多个NMOS晶体管，所述多个NMOS晶体管中的预先确定的一些NMOS晶体管使源极和漏极适当地耦合至所述虚设位线中的任一个虚设位线。将伴随预先确定的NMOS晶体管的扩散层电容的负载电容加至所述虚设位线，并且对应于所述负载电容，设置从译码激活信号至虚设位线信号的延迟时间。当设置读出放大器的启动时序时，采用所述虚设位线信号。
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公开(公告)号：CN108431894A
公开(公告)日：2018-08-21
申请号：CN201680076894.X
申请日：2016-11-14
Applicant: 瑞萨电子株式会社
IPC: G11C11/413
CPC classification number: G11C11/419 , G11C7/12 , G11C8/08 , G11C11/413
Abstract: 半导体存储装置具备：多个存储单元，被配置为矩阵状；字线，对应于存储单元行而被设置；虚设字线，形成于与形成有字线的金属布线层相邻的金属布线层；字驱动电路，驱动字线；以及虚设字驱动电路，基于字线与虚设字线之间的线间电容而对字线进行升压。
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Patent Agency Ranking
公开(公告)号：CN104952482A
公开(公告)日：2015-09-30
申请号：CN201510131835.5
申请日：2015-03-24
Applicant: 瑞萨电子株式会社
IPC: G11C11/413
Abstract: 本公开的各个实施例提供的半导体存储器件可以增加写入裕度并且抑制芯片面积的增加。该半导体存储器件包括：多个存储器单元，按矩阵布置；多个位线对，对应于存储器单元的每一列而布置；写入驱动器电路，其根据写入数据来将数据传输至所选列的位线对；以及写入辅助电路，其将在所选列的位线对中的在低电位侧上的位线驱动至负电压电平。该写入辅助电路包括：第一信号布线；第一驱动器电路，其根据控制信号来驱动第一信号布线；以及第二信号布线，其耦合至在低电位侧上的位线，并且基于与第一信号布线的接线间耦合电容、通过第一驱动器电路的驱动，来生成负电压。
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公开(公告)号：CN111341364B
公开(公告)日：2024-11-22
申请号：CN201911144021.X
申请日：2019-11-20
Applicant: 瑞萨电子株式会社
IPC: G11C11/417
Abstract: 本公开的实施例涉及半导体器件。提供一种能够提高工作裕度的半导体器件。该半导体器件包括存储器电路，其包括由SOTB晶体管构成的存储器单元；以及模式指定电路，其针对第一模式或第二模式切换存储器电路的操作模式。该存储器电路包括衬底偏置生成电路，其向SOTB晶体管供应衬底偏置电压；以及定时信号生成电路，其生成用于存储器电路的读取操作或写入操作的定时信号。在第二模式下，衬底偏置生成电路不向SOTB晶体管供应衬底偏置电压。
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公开(公告)号：CN110875079B
公开(公告)日：2024-08-09
申请号：CN201910758813.X
申请日：2019-08-16
Applicant: 瑞萨电子株式会社
Abstract: 提供了半导体器件，其能够检测测试操作是否正常。所述半导体器件包括：多个存储器单元，以矩阵布置；多个字线，被设置为分别对应于所述多个存储器单元的每一行；解码器，用于产生用于驱动多个字线的驱动信号；以及检测电路，被设置在多个字线和解码器之间，用于通过测试操作使多个字线同时上升，并且检测多个字线的上升状态是否正常。
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公开(公告)号：CN117953943A
公开(公告)日：2024-04-30
申请号：CN202311335179.1
申请日：2023-10-16
Applicant: 瑞萨电子株式会社
IPC: G11C11/4096 , G11C11/412 , G11C11/413 , G11C11/417 , G11C11/419 , G06F7/544
Abstract: 本公开的各实施例涉及半导体器件。相关技术的半导体器件具有运算误差大的问题。根据实施例的半导体器件包括：输入控制电路，其将表示输入值的多个位值划分为各自具有预定位数的多个划分值并且输出划分值；多个存储器元件，每个存储器元件包括多个存储器单元，每个存储器单元输出由三元值表示的保持值与表示输入值的多个位值中的任一个位值的乘积，多个存储器元件中的每个存储器元件对应于划分值中的任一个划分值；以及求和运算电路，对要针对划分值中的每个划分值输出的输出值执行求和运算处理并且输出最终运算结果值。
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公开(公告)号：CN116705090A
公开(公告)日：2023-09-05
申请号：CN202310098460.1
申请日：2023-02-10
Applicant: 瑞萨电子株式会社
IPC: G11C7/06 , G11C7/12 , G11C11/417 , G11C11/412 , G11C7/10
Abstract: 本公开的各实施例涉及半导体器件。在根据实施例的半导体器件中，控制存储器单元，使得对于其输出值可以基于存储在该存储器单元中的值固定而不执行该信息处理的部分，停止运算处理，以便停止对数据线的充电和放电，并且对于其输出值需要通过执行该信息处理来固定的部分，适当地执行伴随着对该数据线的该充电和该放电的该信息处理。
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