公开(公告)号：CN104813452A

公开(公告)日：2015-07-29

申请号：CN201380027705.6

申请日：2013-11-27

Applicant: 瑞萨电子株式会社

Inventor： 森隆弘

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/1083 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0653 ,  H01L29/0692 ,  H01L29/1045 ,  H01L29/402 ,  H01L29/7393 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7835

Abstract: 半导体衬底(SUB)在主表面上具有凹部(CP1)及凹部(CP2)。n+源极区域(SR)与n+漏极区域(DR)在主表面上夹着凹部(CP1)及凹部(CP2)。在n+源极区域(SR)与凹部(CP1)之间的主表面上形成有成为沟道形成区域的p-外延区域(EP)及p型阱区域(WL)。栅电极层(GE)隔着栅极绝缘膜(GI)形成在沟道区域上，并且延伸到凹部(CP1)内的元件分离绝缘膜(SI)上。凹部(CP1)及凹部(CP2)配置成：夹着与凹部(CP1)及凹部(CP2)各自的底部相比向主表面侧突出的衬底凸部(CV)而相互相邻。

公开(公告)号：CN116093130A

公开(公告)日：2023-05-09

申请号：CN202211386851.5

申请日：2022-11-07

Applicant: 瑞萨电子株式会社

Inventor： 森隆弘

IPC: H01L29/06 ,  H01L29/08 ,  H01L29/78

Abstract: 本公开涉及一种半导体器件，在LDMOSFET 100中，被设置在漏区中的“STI结构11”具有在x方向上延伸的狭缝区11A，该漏区包括高浓度漏区10和包含高浓度漏区10的漂移区12，并且在平面图中，“STI结构11”介于狭缝区11A与高浓度漏区10之间。

公开(公告)号：CN107123681B

公开(公告)日：2022-03-01

申请号：CN201710002942.7

申请日：2017-01-04

Applicant: 瑞萨电子株式会社

Inventor： 森隆弘

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明涉及半导体装置以及半导体装置的制造方法，提高具有LDMOS的半导体装置的特性。在包围漏极区域(DR)的n型漂移区域(HNDF)与n型埋入区域(NBL)之间设置p型半导体区域(PISO)，在该p型半导体区域(PISO)与包围源极区域(SR)的p型阱区域(PWL)之间，以与p型半导体区域(PISO)和p型阱区域(PWL)重叠的方式设置p型半导体区域(H1PW)。在n型埋入区域(NBL)之上，设置p型半导体区域(PISO)，从而能够确保负输入耐压。进而，能够增大源极区域(SR)与p型半导体区域(PISO)之间的电位差，能够迅速地进行空穴的抽取。另外，通过设置p型半导体区域(H1PW)，能够确保经由p型半导体区域(H1PW)流过的空穴电流的路径。由此，能够提高导通耐压。

公开(公告)号：CN108336134A

公开(公告)日：2018-07-27

申请号：CN201711458966.X

申请日：2017-12-28

Applicant: 瑞萨电子株式会社

Inventor： 森隆弘

IPC: H01L29/423 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

Abstract: 本发明涉及一种半导体装置及其制造方法，一个实施方式的半导体装置包括具有第一面的半导体基板、配置于第一面的绝缘分离膜以及栅极电极。半导体基板具有源极区域、漏极区域、漂移区域以及体区域。绝缘分离膜具有在俯视时配置于漂移区域的内侧的第一部分、在从第一部分朝向源极区域的方向上突出的第二部分以及在从第一部分朝向源极区域的方向上突出且在与第二部分之间夹入漂移区域的第三部分。栅极电极与夹入源极区域和漂移区域之间的体区域的部分绝缘且相对。栅极电极配置成延伸到第二部分以及第三部分的上方。

公开(公告)号：CN108091681A

公开(公告)日：2018-05-29

申请号：CN201711160518.1

申请日：2017-11-20

Applicant: 瑞萨电子株式会社

Inventor： 森隆弘

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0649 ,  H01L21/76224 ,  H01L29/0619 ,  H01L29/0653 ,  H01L29/0692 ,  H01L29/402 ,  H01L29/4238 ,  H01L29/66659 ,  H01L29/66689 ,  H01L29/7816 ,  H01L29/7835 ,  H01L29/0684 ,  H01L29/66681

Abstract: 本发明的一实施方式的半导体器件具有：半导体衬底，其具有第一面；绝缘隔离构造，其配置在第一面侧、且具有第一深度；以及栅极电极。半导体衬底具有与第一面相接而配置的源极区域以及漏极区域、与第一面相接而配置且具有第二深度的相反导电型区域、以包围源极区域的方式与第一面相接而配置的体区域、以及以包围漏极区域及相反导电型区域并且在与源极区域之间夹持体区域的方式与所述第一面相接而配置的漂移区域。源极区域、漂移区域及漏极区域是第一导电型，体区域及相反导电型区域是与第一导电型相反的导电型即第二导电型，绝缘隔离构造配置在漏极区域与相反导电型区域之间。第一深度比第二深度深。

公开(公告)号：CN107123681A

公开(公告)日：2017-09-01

申请号：CN201710002942.7

申请日：2017-01-04

Applicant: 瑞萨电子株式会社

Inventor： 森隆弘

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/408 ,  H01L21/26513 ,  H01L29/0653 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/0869 ,  H01L29/0886 ,  H01L29/1045 ,  H01L29/1083 ,  H01L29/1095 ,  H01L29/401 ,  H01L29/66659 ,  H01L29/66681 ,  H01L29/7816 ,  H01L29/7835

Abstract: 本发明涉及半导体装置以及半导体装置的制造方法，提高具有LDMOS的半导体装置的特性。在包围漏极区域(DR)的n型漂移区域(HNDF)与n型埋入区域(NBL)之间设置p型半导体区域(PISO)，在该p型半导体区域(PISO)与包围源极区域(SR)的p型阱区域(PWL)之间，以与p型半导体区域(PISO)和p型阱区域(PWL)重叠的方式设置p型半导体区域(H1PW)。在n型埋入区域(NBL)之上，设置p型半导体区域(PISO)，从而能够确保负输入耐压。进而，能够增大源极区域(SR)与p型半导体区域(PISO)之间的电位差，能够迅速地进行空穴的抽取。另外，通过设置p型半导体区域(H1PW)，能够确保经由p型半导体区域(H1PW)流过的空穴电流的路径。由此，能够提高导通耐压。

公开(公告)号：CN108321203B

公开(公告)日：2023-06-30

申请号：CN201711381037.3

申请日：2017-12-20

Applicant: 瑞萨电子株式会社

Inventor： 藤井宏基 ,  森隆弘

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/762

Abstract: 本发明提供一种半导体器件及其制造方法。在填埋p+源极区域(SC)与p+漏极区域(DC)之间的隔离槽(TNC)的内部的隔离绝缘膜(SIS)的上表面形成有凹部(HL)。p‑漂移区(DFT)位于隔离槽(TNC)的下侧且与p+漏极区域(DC)连接。门电极(GE)填埋凹部(HL)的内部。n型杂质区域(NH)位于p‑漂移区(DFT)的下侧且凹部(HL)的正下方。

公开(公告)号：CN109427904B

公开(公告)日：2023-04-07

申请号：CN201810927289.X

申请日：2018-08-15

Applicant: 瑞萨电子株式会社

Inventor： 藤井宏基 ,  酒井敦 ,  森隆弘

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明涉及一种半导体装置和制造半导体装置的方法。本发明提供一种可以确保高击穿电压且可以应用简化的制造过程的半导体装置以及制造所述半导体装置的方法。n+掩埋区具有浮置电位。n型体区被定位在所述n+掩埋区的第一表面侧。p+源区被定位在所述第一表面中且与所述n型体区形成p‑n结。p+漏区与所述p+源区间隔开地被定位在所述第一表面中。p型杂质区PIR被定位在所述n+掩埋区与所述n型体区之间，且使所述n+掩埋区和所述n型体区彼此隔离。

公开(公告)号：CN104600052A

公开(公告)日：2015-05-06

申请号：CN201410598459.6

申请日：2014-10-30

Applicant: 瑞萨电子株式会社

Inventor： 德光成太 ,  森隆弘 ,  新田哲也

IPC: H01L23/498 ,  H01L25/16 ,  H01L23/522

CPC classification number: H01L23/5228 ,  H01L23/53223 ,  H01L23/53266 ,  H01L27/0802 ,  H01L28/20 ,  H01L28/24 ,  H01L2224/05554

Abstract: 一种半导体装置，其中，多个第1配线层(M1)配置在基板(SUB)的主表面上，第1绝缘膜(SO12)配置为覆盖多个第1配线层(M1)的上表面，第2绝缘膜(SO13)配置为覆盖第1绝缘膜(SO12)的上表面，多个第2配线层(M2)配置在第2绝缘膜(SO13)上。金属电阻元件层(Rmn)配置在多个第2配线层(M2)中的至少一个第2配线层(M2)的正下方。多个导电层(CP1)分别从多个第2配线层(M2)沿与主表面交叉的Z方向朝向金属电阻元件层(Rmn)延伸。金属电阻元件层(Rmn)包括金属配线层(Rm)。多个导电层(CP1)中的至少一个导电层(CP1)的侧面的至少一部分与金属配线层(Rm)连接。

公开(公告)号：CN101587911B

公开(公告)日：2012-09-05

申请号：CN200910141726.6

申请日：2009-05-25

Applicant: 瑞萨电子株式会社

Inventor： 森隆弘

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336 ,  H01L21/311

CPC classification number: H01L29/7835 ,  H01L27/088 ,  H01L29/42368 ,  H01L29/66659

Abstract: 本发明涉及半导体器件及其制造方法。所述半导体器件包括第一区、源极区、第二区、漏极区、栅极绝缘层、场绝缘层和栅极电极。第一区形成在半导体衬底的表面区域中。源极区形成在第一区的表面区域中。第二区形成在半导体衬底的表面区域中。漏极区形成在第二区的表面区域中。栅极绝缘层形成于在源极区和第二区之间的半导体衬底的正表面上。场绝缘层形成于在漏极区和栅极绝缘层之间的半导体衬底的表面区域中。栅极电极覆盖所述栅极绝缘层的部分和所述场绝缘层的部分。场绝缘层在其与栅极电极重叠的部分中具有如此的阶梯，使得场绝缘层的在阶梯和栅极绝缘层之间的部分比场绝缘层的其它部分更薄。