公开(公告)号：CN105870122B

公开(公告)日：2021-06-04

申请号：CN201610046875.4

申请日：2016-01-25

Applicant: 瑞萨电子株式会社

Inventor： 山越英明

IPC: H01L27/11519 ,  H01L27/11524 ,  H01L27/11529 ,  H01L27/11546 ,  H01L27/11558 ,  G11C16/10 ,  G11C16/14 ,  G11C16/26

Abstract: 本公开的实施方式涉及半导体器件。为了减小具有非易失性存储器的半导体器件的芯片面积，采用如下配置：其中使写入/擦除数据用元件的电容电极的在第二方向上的长度小于由相同浮置电极的一部分形成的读取数据用元件的栅极电极的在第二方向上的长度和电容性元件的电容电极的在第二方向上的长度两者。在这里，通过使写入/擦除数据用元件的电容电极的侧表面中的在与和前一写入/擦除数据用元件相邻的另一写入/擦除数据用元件的电容电极相对的一侧上的侧表面凹陷，减小了写入/擦除数据用元件布置所在的有源区的在第二方向上的长度。

公开(公告)号：CN109148465A

公开(公告)日：2019-01-04

申请号：CN201810618493.3

申请日：2018-06-15

Applicant: 瑞萨电子株式会社

Inventor： 阿部真一郎 ,  桥本孝司 ,  山越英明 ,  大水祐人

IPC: H01L27/1157

Abstract: 本申请涉及半导体器件和制造半导体器件的方法。在包括非易失性存储器的半导体器件中，未选定位的存储器晶体管的信息在信息写入操作期间被意外擦除。阱区被提供在SOI衬底中限定的块体区的存储器区中。具有LDD区和扩散层的存储器晶体管被提供在所述阱区中。抬升的外延层被提供在所述阱区的所述表面上。所述LDD区从所述阱区的定位在栅电极的侧壁表面正下方的部分提供至所述阱区的定位在所述抬升的外延层正下方的部分。所述扩散层被提供在所述抬升的外延层中。

公开(公告)号：CN105870122A

公开(公告)日：2016-08-17

申请号：CN201610046875.4

申请日：2016-01-25

Applicant: 瑞萨电子株式会社

Inventor： 山越英明

IPC: H01L27/115 ,  G11C16/10 ,  G11C16/14 ,  G11C16/26

CPC classification number: G11C16/10 ,  G11C16/0441 ,  G11C16/14 ,  G11C16/26 ,  H01L27/0207 ,  H01L27/11519 ,  H01L27/11546 ,  H01L27/11558 ,  H01L27/11524 ,  H01L27/11529

Abstract: 本公开的实施方式涉及半导体器件。为了减小具有非易失性存储器的半导体器件的芯片面积，采用如下配置：其中使写入/擦除数据用元件的电容电极的在第二方向上的长度小于由相同浮置电极的一部分形成的读取数据用元件的栅极电极的在第二方向上的长度和电容性元件的电容电极的在第二方向上的长度两者。在这里，通过使写入/擦除数据用元件的电容电极的侧表面中的在与和前一写入/擦除数据用元件相邻的另一写入/擦除数据用元件的电容电极相对的一侧上的侧表面凹陷，减小了写入/擦除数据用元件布置所在的有源区的在第二方向上的长度。

公开(公告)号：CN102201415A

公开(公告)日：2011-09-28

申请号：CN201110070188.3

申请日：2011-03-23

Applicant: 瑞萨电子株式会社

Inventor： 山越英明 ,  冈保志 ,  冈田大介

IPC: H01L27/115 ,  H01L23/522

CPC classification number: G11C16/0441 ,  G11C5/06 ,  G11C16/0433 ,  H01L27/11519 ,  H01L27/11521

Abstract: 本发明公开了一种半导体器件。在半导体衬底的主面上将由具有浮置栅电极FG的存储晶体管和与所述存储晶体管串联的控制晶体管构成的多个存储单元呈阵列状排列在X方向和Y方向上。将按X方向排列的存储单元中的存储晶体管的漏极区域彼此连接的位布线M1B设在形成于半导体衬底上的多层布线构造中最下层的布线层上，以使所述位布线M1B覆盖整个浮置栅电极FG。由此，可提高具有非易失性存储器的半导体器件的性能，或提高半导体器件的可靠性。或者，在提高半导体器件的性能的同时，又可提高半导体器件的可靠性。