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公开(公告)号：CN110705202B
公开(公告)日：2022-11-15
申请号：CN201910849366.9
申请日：2019-11-21
Applicant: 无锡江南计算技术研究所
IPC: G06F30/392
Abstract: 本发明公开了一种面向封装和印制板的系统级电源完整性设计方法，从DC电源压降与AC频域阻抗两个层次，设计封装电源地多孔连接，采用印制板厚铜箔电源地层对，采用封装级低电感滤波电容与印制板级中高容值滤波电容相结合的分级滤波电容配置方法。本发明提高了封装与印制板载流特性，降低了封装与印制板电源分配系统直流压降，本发明有效降低电源分配系统频域阻抗，同时能够减少印制板级低容值滤波电容数量，节约印制板板面布局布线空间。
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公开(公告)号：CN110677996A
公开(公告)日：2020-01-10
申请号：CN201910866937.X
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: H05K3/00
Abstract: 本发明公开了一种基于Allegro软件的隔离盘设计方法及系统。本发明涉及的一种基于Allegro软件的隔离盘设计方法，其特征在于，包括步骤：S11.通过Allegro软件抓取高速差分信号过孔的坐标；S12.检测高速差分信号的不同布线引出层；S13.根据所述抓取的高速差分信号过孔的坐标及检测的不同布线引出层所处的参考层自动绘制相对应的隔离盘图形。本发明在高速、高密背板或插件板的设计中实现了对所需进行阻抗控制的通孔，进行自动坐标抓捕，并根据要求绘制相应的共享隔离盘，自动判别信号线相邻参考平面，并绘制带有符合设计要求的带有信号线保护结构的隔离盘，解决了传统设计方案手工绘制效率低下，易出错的问题。
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公开(公告)号：CN110677995A
公开(公告)日：2020-01-10
申请号：CN201910859912.7
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: H05K3/00
Abstract: 本发明提供一种高速光电混合互连通道阶梯阻抗设计方法，涉及PCB设计技术领域，该方法包括以下步骤：S1：获取光缆内端接阻抗；S2：获取传输通道阻抗差异阈值；S3：确定芯片端接阻抗；S4：确定电互连通道阻抗；S5：确定光互连通道印制线阻抗。本发明一种高速光电混合互连通道阶梯阻抗设计方法综合光缆端接阻抗、芯片端接阻抗、传输通道印制线阻抗、传输通道反射和损耗，分别优化确定电互连通道和光互连通道阻抗，在传输通道允许的反射范围内，可以有效降低电互连通道损耗，延长电互连通道传输距离。
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公开(公告)号：CN102930080A
公开(公告)日：2013-02-13
申请号：CN201210380057.X
申请日：2012-10-09
Applicant: 无锡江南计算技术研究所
IPC: G06F17/50
Abstract: 本发明提供了一种背板大小孔钻孔数据处理方法以及背板制造方法。根据本发明的背板大小孔钻孔数据处理方法包括：第一步骤：为所有高速差分信号线设置标签参数；第二步骤：查找带标签参数属性关键字的信号线，并分析信号线中是否有压接通孔；第三步骤：确定信号转接层厚是否满足大小孔使用要求；第四步骤：查找有满足大小孔使用要求的通孔，并根据查找结果生成标准PCB生产坐标文件。本发明提供了一种高速背板大小孔钻孔数据处理方法，其使用简便，可以让PCB设计者快速高效的处理大小孔生产数据，免去了其人工编辑钻孔数据的相关缺点，具有高效、准确的优点。
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公开(公告)号：CN113361227B
公开(公告)日：2022-11-15
申请号：CN202110692443.1
申请日：2021-06-22
Applicant: 无锡江南计算技术研究所
IPC: G06F30/398 , G06F115/12
Abstract: 本发明提供一种封装与印制板级分布式电源压降仿真方法，属于电源完整性设计技术领域。该封装与印制板级分布式电源压降仿真方法包括如下步骤：S1：将芯片划分为多个功能分区；S2：将每个功能分区分别设置为一级电流源备选网格和二级电流源备选网格其中的一种；S3：将一级电流源备选网格按照集总仿真方式设置电流源，对一级电流源备选网格开展初次仿真并获取一级电流源备选网格的平均电流IAVE分界线；S4：根据平均电流IAVE分界线将一级电流源备选网格内的电流>平均电流IAVE的所有BUMPs做成PIN GROUP并添加电流源；将二级电流源备选网格按照常规仿真方式设置电流源；对芯片执行最终仿真，得到最终直流压降仿真结果。本发明解决单体电流源内部等电势问题。
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Patent Agency Ranking
公开(公告)号：CN110717308B
公开(公告)日：2022-11-15
申请号：CN201910864145.9
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F30/392
Abstract: 本发明提供一种多层级高效率的存储系统可复用设计方法，涉及存储设计技术领域，该方法包括以下步骤：S1：根据ASIC电路访存需求统计，评估存储系统可复用的设计规模；S2：判断是否为芯片研发阶段，若是则将芯片存储部进行对称布局；反之执行S3；S3：判断是否为封装设计阶段，若是则将封装存储部进行对称布局；反之执行S4；S4：判断是否为系统设计阶段，若是则将系统存储部进行对称布局；反之执行S5；S5：通知设计者对ASIC电路进行手动象限布局。本发明一种多层级高效率的存储系统可复用设计方法通过芯片、封装和系统多层级的模块化可复用设计，从多个层级扩大可复用设计范围并统一加速总体设计进度，同时有利于减小未来对SI/PI后仿真分析的需求。
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公开(公告)号：CN113361227A
公开(公告)日：2021-09-07
申请号：CN202110692443.1
申请日：2021-06-22
Applicant: 无锡江南计算技术研究所
IPC: G06F30/398 , G06F115/12
Abstract: 本发明提供一种封装与印制板级分布式电源压降仿真方法，属于电源完整性设计技术领域。该封装与印制板级分布式电源压降仿真方法包括如下步骤：S1：将芯片划分为多个功能分区；S2：将每个功能分区分别设置为一级电流源备选网格和二级电流源备选网格其中的一种；S3：将一级电流源备选网格按照集总仿真方式设置电流源，对一级电流源备选网格开展初次仿真并获取一级电流源备选网格的平均电流IAVE分界线；S4：根据平均电流IAVE分界线将一级电流源备选网格内的电流>平均电流IAVE的所有BUMPs做成PIN GROUP并添加电流源；将二级电流源备选网格按照常规仿真方式设置电流源；对芯片执行最终仿真，得到最终直流压降仿真结果。本发明解决单体电流源内部等电势问题。
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公开(公告)号：CN113345859A
公开(公告)日：2021-09-03
申请号：CN202110447006.3
申请日：2021-04-25
Applicant: 无锡江南计算技术研究所
IPC: H01L23/488
Abstract: 本发明提供一种混合pitch封装引脚设计的芯片，涉及印制电路板技术领域，包括：由N个边缘引脚和1个中心引脚组成的引脚单元；N个边缘引脚排列成N边形，中心引脚位于N边形的中心；N边形的边长根据芯片的封装引脚所允许的最小间距确定。本发明合理有效，通过在多个方向交错排列封装引脚，在满足表面焊接工艺能力约束即不突破最小封装引脚pitch（中心距）的条件下，有效提高封装引脚排列密度，进而压缩封装尺寸，避免了因封装尺寸过大所导致的封装翘曲及焊接可靠性问题，从而可以有效提升封装的长期稳定性。
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公开(公告)号：CN113255286A
公开(公告)日：2021-08-13
申请号：CN202110446999.2
申请日：2021-04-25
Applicant: 无锡江南计算技术研究所
IPC: G06F30/398
Abstract: 本发明提供一种孔线阻抗匹配的高速信号反盘设计方法，涉及集成电路设计技术领域，包括以下步骤：S1：获取高速传输链路阻抗范围以及步进值；S2：初始化目标阻抗值为最大阻抗值；S3：搭建目标阻抗值下的差分过孔和差分传输线模型；S4：计算该目标阻抗值下的最优反盘图形设计和差分传输线的总插入损耗值；S5：判断目标阻抗值是否大于最小阻抗值；若是，则将目标阻抗值减小步进值，并返回S3；反则执行S6；S6：对比所有目标阻抗下的总插入损耗值，选取总插入损耗值最小时的高速过孔结构作为反盘最优结构。本发明合理有效，结合工程设计要求和实际工艺能力，综合考虑多维参数，实现高速信号传输线阻抗与孔阻抗整体优化，确定传输线结构和高速过孔反盘设计图形，降低回波损耗，最终有效提升高速信号链路的传输性能。
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公开(公告)号：CN110677990B
公开(公告)日：2020-12-11
申请号：CN201910846472.1
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开了一种基于双面盲孔印制板工艺的新型存储结构，包括绝缘印制电路板、设于绝缘印制电路板一端面的FPGA，绝缘印制电路板包括依次设置的上盲板、芯板、下盲板，绝缘印制电路板靠近现场可编程逻辑门阵列FPGA的一端面均匀排列有若干个第一存储体单元，绝缘印制电路板另一端面均匀排列有与第一存储体单元相对应的第二存储体单元；上盲板与下盲板内分别设有第一布线层、第二布线层，第一存储体单元与第二存储体单元的各排线端分别与第一布线层、第二布线层的相应电连接节点固接；绝缘印制电路板在两端分别设置有贯穿整个绝缘印制电路板的第一通孔条，其中一组第一通孔条设于可编程逻辑门阵列FPGA下方。
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