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公开(公告)号：CN102160183A
公开(公告)日：2011-08-17
申请号：CN200980136174.8
申请日：2009-09-01
Applicant: 夏普株式会社
IPC: H01L29/786 , C23C16/24 , G02F1/1345 , G02F1/1368
CPC classification number: H01L27/12 , G02F1/136204 , H01L27/1225
Abstract: 二极管(201)具备：栅极电极(2)；在栅极电极(2)上形成的栅极绝缘层(5)；在栅极绝缘层(5)上形成的具有第1区域(6a)、第2区域(7b)的至少1个半导体层(6、7)；在第1区域(6a)上设置的与第1区域(6a)和栅极电极(2)电连接的第1电极(10)；以及在第2区域(7b)上设置的与第2区域(7b)电连接的第2电极(12)，至少1个半导体层(6、7)具有隔着栅极绝缘层(5)与栅极电极(2)重叠的沟道区域(6c)和与栅极电极(2)不重叠的电阻区域(7d)，在二极管(201)的导通状态下，在第1电极(10)和第2电极(12)之间形成包含沟道区域(6c)和电阻区域(7d)的电流路径。
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公开(公告)号：CN1521852A
公开(公告)日：2004-08-18
申请号：CN200410003978.X
申请日：2004-02-12
Applicant: 夏普株式会社
IPC: H01L27/105 , G11C11/34
CPC classification number: H01L21/28273 , G11C16/0408 , H01L21/28282 , H01L29/7923
Abstract: 一种包括存储单元和放大器的半导体存储器件，此存储单元具有经由栅绝缘膜形成在半导体层上的栅电极、排列在栅电极下方的沟道区、排列在沟道区二侧上且导电类型与沟道区相反的扩散区、以及形成在栅电极二侧上且具有保持电荷的功能的存储功能单元，存储单元和放大器被彼此连接成使存储单元的输出被输入到放大器。
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公开(公告)号：CN110120202B
公开(公告)日：2021-11-16
申请号：CN201811457536.0
申请日：2018-11-30
Applicant: 夏普株式会社
Abstract: 一种显示装置中的单位电路采用如下构造：仅使用一个系统的电压(栅极导通电压VGH)以作为将扫描线设为选择状态的电压(一个电源系统构造)。在构成栅极驱动器内的移位寄存器的单位电路上，设置源极端子与输出控制节点(netA)连接的薄膜晶体管(T11)。在这种构造中，若来自外部的电源供给停止，则向薄膜晶体管(T11)的栅极端子施加的电压及向薄膜晶体管(T11)的漏极端子施加的电压被设定为栅极导通电压(VGH)。
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公开(公告)号：CN111105762A
公开(公告)日：2020-05-05
申请号：CN201911016919.9
申请日：2019-10-24
Applicant: 夏普株式会社
Abstract: 一种扫描信号线驱动电路、具备其的显示装置以及扫描信号线的驱动方法，在有源矩阵型的显示装置中，作为基于多相的栅极时钟信号来驱动显示部的多个栅极总线的栅极驱动器，分别在显示部的一侧设置第1栅极驱动器，在显示部的另一侧设置第2栅极驱动器。第1栅极驱动器和第2栅极驱动器各自包含：多个缓冲电路，其连接到上述多个栅极总线；以及多个双稳态电路，其被相互级联连接而构成移位寄存器，各双稳态电路控制2个缓冲电路。在第1栅极驱动器与第2栅极驱动器之间，上述多个双稳态电路构成为隔行配置，由各双稳态电路控制的2个缓冲电路双方包含升压电容器，2个缓冲电路中的一个缓冲电路为了隔离升压效应而包含晶体管。
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公开(公告)号：CN110232895A
公开(公告)日：2019-09-13
申请号：CN201910161211.6
申请日：2019-03-04
Applicant: 夏普株式会社
IPC: G09G3/36
Abstract: 提供一种扫描信号线驱动电路，能够在确保用于图像显示的高速扫描的同时降低功耗，并且能够实现窄边框化。第1栅极驱动器(410)和第2栅极驱动器(420)隔着显示部(500)相对配置，基于DC缓冲方式，奇数编号的栅极线(GL1、GL3、…)由第1栅极驱动器(410)驱动，并且偶数编号的栅极线(GL2、GL4、…)由第2栅极驱动器(420)驱动，在应当将各栅极总线(GLi)设为非选择状态时，电荷从其两端放电。因此，例如奇数编号的栅极总线(GLn)的第1栅极驱动器侧的端部连接到包括活性化晶体管(M10)和非活性化晶体管(M13L)的缓冲器，第2栅极驱动器侧的端部连接到非活性化辅助晶体管(M13R)。
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Patent Agency Ranking
公开(公告)号：CN103503057A
公开(公告)日：2014-01-08
申请号：CN201280019583.1
申请日：2012-05-16
Applicant: 夏普株式会社
Inventor： 岩濑泰章
CPC classification number: H03K3/012 , G09G3/3677 , G09G3/3696 , G09G2310/0286 , G11C19/28
Abstract: 本发明的目的在于减少功耗并且提高开关元件的可靠性。在垂直回扫期间时，终止信号（ED）从低电平变化为高电平。设于扫描信号线驱动电路的移位寄存器中的相互级联连接的m级的双稳态电路的第1～m-1级第1节点（N1）的电位被可靠地维持为低电平，并且第1～m-1级第2节点（N2）的电位从高电平变化为低电平。在第m级的双稳态电路中，第m级第1节点（N1）的电位从高电平变化为低电平，并且第m级第2节点（N2）的电位维持为低电平。另外，停止对双稳态电路提供时钟信号（CKA，CKB）。到下一个垂直扫描期间的写入期间为止，各级中的第1节点（N1）的电位和第2节点（N2）的电位被维持为低电平。
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公开(公告)号：CN102224539A
公开(公告)日：2011-10-19
申请号：CN200980146972.9
申请日：2009-08-05
Applicant: 夏普株式会社
CPC classification number: G09G3/3677 , G09G2310/0286 , G09G2330/021 , G09G2330/025 , G11C19/184 , G11C19/28
Abstract: 即使使用截止漏电比较大的薄膜晶体管来构成移位寄存器内的电路时也能实现能抑制该薄膜晶体管中的漏电流造成的不必要的功耗的(显示装置的)扫描信号线驱动电路。构成移位寄存器的各双稳定电路具备：用于基于第1时钟使输出端子(49)的电位上升的薄膜晶体管(T1)；与薄膜晶体管(T1)的栅极端子连接的区域(netA)；用于使区域(netA)的电位下降的薄膜晶体管(T2)；以及与薄膜晶体管(T2)的栅极端子连接的区域(netB)。在这样的结构中，使区域(netB)的电位基于相位比第1时钟超前90度的第3时钟而上升，基于相位比第1时钟落后90度的第4时钟而下降。
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公开(公告)号：CN113539198B
公开(公告)日：2022-09-20
申请号：CN202110397006.7
申请日：2021-04-13
Applicant: 夏普株式会社
IPC: G09G3/36
Abstract: 实现栅极总线的高速充放电以及栅极总线的扫描顺序的切换为可能的且能够实现窄边框化的显示装置。栅极驱动器由包括第一移位寄存器(411)的第一栅极驱动器(410)和包括第二移位寄存器(421)的第二栅极驱动器(420)构成，该第一移位寄存器(411)由配置在显示部的一侧并与第奇数行的栅极总线对应的双稳态电路构成，该第二移位寄存器(421)由配置在显示部的另一侧并与第偶数行的栅极总线对应的双稳态电路构成。每个栅极总线的一端侧设有第一缓冲电路(Buf1)，每个栅极总线的另一端侧设有第二缓冲电路(Buf2)。双稳态电路和第二缓冲电路(Buf2)被施加有控制栅极总线的扫描顺序的控制信号。
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公开(公告)号：CN113539197B
公开(公告)日：2022-06-14
申请号：CN202110395469.X
申请日：2021-04-13
Applicant: 夏普株式会社
IPC: G09G3/36
Abstract: 实现栅极总线的高速充放电以及栅极总线的扫描顺序的切换为可能的且能够实现窄边框化的显示装置。栅极驱动器由包括第一移位寄存器(411)的第一栅极驱动器(410)和包括第二移位寄存器(421)的第二栅极驱动器(420)构成，该第一移位寄存器(411)配置在显示部的一侧并能够切换由与第奇数行的栅极总线对应的双稳态电路构成的移位方向,该第二移位寄存器(421)配置在显示部的另一侧并能够切换由与第偶数行的栅极总线对应的双稳态电路构成的移位方向。每个栅极总线的两端的一侧设有第一缓冲电路Buf1，另一侧设有第二及第三缓冲电路(Buf2、Buf3)。
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公开(公告)号：CN113539198A
公开(公告)日：2021-10-22
申请号：CN202110397006.7
申请日：2021-04-13
Applicant: 夏普株式会社
IPC: G09G3/36
Abstract: 实现栅极总线的高速充放电以及栅极总线的扫描顺序的切换为可能的且能够实现窄边框化的显示装置。栅极驱动器由包括第一移位寄存器(411)的第一栅极驱动器(410)和包括第二移位寄存器(421)的第二栅极驱动器(420)构成，该第一移位寄存器(411)由配置在显示部的一侧并与第奇数行的栅极总线对应的双稳态电路构成，该第二移位寄存器(421)由配置在显示部的另一侧并与第偶数行的栅极总线对应的双稳态电路构成。每个栅极总线的一端侧设有第一缓冲电路(Buf1)，每个栅极总线的另一端侧设有第二缓冲电路(Buf2)。双稳态电路和第二缓冲电路(Buf2)被施加有控制栅极总线的扫描顺序的控制信号。
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