一种芯粒间TSV测试电路及测试方法

    公开(公告)号:CN117517932A

    公开(公告)日:2024-02-06

    申请号:CN202311844340.8

    申请日:2023-12-29

    Abstract: 本发明属于超大规模集成电路可测性设计领域,公开了一种芯粒间TSV测试电路及测试方法,通过芯粒测试配置电路配置测试路径、测试指令和读写数据寄存器;通过读写数据寄存器组接收测试向量和捕获测试响应;通过TSV阵列测试控制电路控制TSV测试的初始化、测试、捕获操作;通过地址解码电路选择TSV阵列中的待测行;通过测试向量生成电路生成测试TSV所需的测试向量;通过比较电路判断测试TSV是否存在故障;通过TSV接收阵列和TSV发送阵列控制测试向量在TSV上的发送与测试响应的接收。本发明所提出的测试电路满足芯粒间TSV的测试需求,减少了硬件面积的占用,测试过程高度自动化,芯粒测试成本下降。

    一种RRAM的故障测试方法
    16.
    发明授权

    公开(公告)号:CN118098334B

    公开(公告)日:2024-06-21

    申请号:CN202410505070.6

    申请日:2024-04-25

    Abstract: 本发明属于集成电路领域,公开了一种RRAM的故障测试方法,对所有常规存储器的故障模型以及RRAM特有故障模型的故障原语进行分析,得到能够检测故障模型的测试序列;使用得到的测试序列在March‑C‑,March C*‑1T1R等算法基础上推导出能覆盖大部分常规存储器故障以及RRAM特有故障的March‑RAWR算法;以March‑RAWR算法为核心,构建一个适用于RRAM存储器的内建自测试MBIST电路;对RRAM存储器注入故障,并运行MBIST电路进行故障测试,记录故障单元地址。该方法提出的March RAWR算法故障覆盖率高达89.92%。该方法搭建的内建自测试电路结构简单,额外占用面积小。

    一种高精度的基于热阻网络的叠层芯片结温预测模型

    公开(公告)号:CN110895635A

    公开(公告)日:2020-03-20

    申请号:CN201910717061.2

    申请日:2019-08-05

    Abstract: 一种高精度的基于热阻网络的叠层芯片结温预测模型,首先确定芯片内部各个组件的尺寸及其热导率,并将这些参数代入相应的热阻计算公式中并计算出每个组件的热阻值;其次将热阻值代入热阻网络中,可以得到叠层芯片在不同工况下的结温预测模型,最后将结温预测值与仿真值作比较,得到两者之间的相对误差,以验证结温预测模型的准确性。本发明针对原先大多数叠层芯片结温预测模型效率较低、成本较高等不足,创新性地构建了叠层芯片的热阻网络模型,在所述模型中重点考虑了粘接胶的接触热阻以及各个芯片之间的热量耦合效应,提高了预测精度和热设计的效率,此外还降低了设计的成本。

    一种通用测试芯粒
    18.
    发明公开

    公开(公告)号:CN117872103A

    公开(公告)日:2024-04-12

    申请号:CN202410269404.4

    申请日:2024-03-11

    Abstract: 本发明公开了一种通用测试芯粒,用于对若干个待测芯粒进行测试,测试芯粒包括芯粒测试控制电路模块、测试数据分发电路模块、存储器测试配置电路模块和芯粒测试接口电路模块;芯粒测试控制电路模块用于为待测芯粒提供测试数据、配置测试模式;测试数据分发电路模块用于从测试数据总线分发每个所述待测芯粒所需的测试数据;存储器测试配置电路模块用于为待测芯粒的存储器提供测试电路,自动生成测试矢量;芯粒测试接口电路模块用于通过芯粒测试接口为待测芯粒在上下左右任意方向传输测试数据;本发明将芯粒系统所需的共享的测试资源嵌入其中,满足芯粒系统测试即插即用的策略,为芯粒系统提供了全面、灵活、高效的测试方案。

    混合键合方法、三维集成电路及电子设备

    公开(公告)号:CN118213283A

    公开(公告)日:2024-06-18

    申请号:CN202410290856.0

    申请日:2024-03-14

    Abstract: 本申请涉及半导体技术领域,尤其是涉及一种混合键合方法、三维集成电路及电子设备。混合键合方法包括提供第一半导体结构和第二半导体结构。在所述第一金属触点远离所述第一半导体层的端部形成(111)晶面的第一单晶铜凸点,在所述第二金属触点远离所述第二半导体层的端部形成(111)晶面的第二单晶铜凸点。在所述第一单晶铜凸点上形成(111)晶面、(1‑10)晶面或(11‑2)晶面的锆中介层。将所述第一半导体结构和所述第二半导体结构进行对位键合。本申请能够实现低温Cu‑Cu混合键合,工艺难度低且键合效果较好、产品可靠性较高。

    一种通用测试芯粒
    20.
    发明授权

    公开(公告)号:CN117872103B

    公开(公告)日:2024-05-10

    申请号:CN202410269404.4

    申请日:2024-03-11

    Abstract: 本发明公开了一种通用测试芯粒,用于对若干个待测芯粒进行测试,测试芯粒包括芯粒测试控制电路模块、测试数据分发电路模块、存储器测试配置电路模块和芯粒测试接口电路模块;芯粒测试控制电路模块用于为待测芯粒提供测试数据、配置测试模式;测试数据分发电路模块用于从测试数据总线分发每个所述待测芯粒所需的测试数据;存储器测试配置电路模块用于为待测芯粒的存储器提供测试电路,自动生成测试矢量;芯粒测试接口电路模块用于通过芯粒测试接口为待测芯粒在上下左右任意方向传输测试数据;本发明将芯粒系统所需的共享的测试资源嵌入其中,满足芯粒系统测试即插即用的策略,为芯粒系统提供了全面、灵活、高效的测试方案。

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