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公开(公告)号：CN117632411A
公开(公告)日：2024-03-01
申请号：CN202311513955.2
申请日：2023-11-14
申请人： 北京智芯微电子科技有限公司 , 国网山西省电力公司信息通信分公司 , 国家电网有限公司
IPC分类号： G06F9/48
摘要： 本发明实施例提供一种中断处理程序的处理方法、中断控制方法及处理器，属于芯片领域。所述方法包括：生成第一指令和第二指令，其中所述第一指令被配置为指示是否进行硬件自动保存中断上下文，且所述第二指令被配置为指示是否进行硬件自动恢复中断上下文；以及将所述第一指令放置在指定中断处理程序的入口处，且将所述第二指令放置在所述指定中断处理程序的结尾处。本发明实施例改进了默认中断处理程序，能够使普通向量中断的处理过程和例如任务切换中断的处理过程分开。
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公开(公告)号：CN117389622A
公开(公告)日：2024-01-12
申请号：CN202311115465.7
申请日：2023-08-31
申请人： 北京智芯微电子科技有限公司 , 中国科学院计算技术研究所 , 国网江苏省电力有限公司信息通信分公司 , 国家电网有限公司
摘要： 本发明实施例提供一种向量寄存器数据处理方法、装置和电子设备，属于计算机技术领域。方法包括：基于第一加载指令对向量寄存器输入计算初始数据；重复执行以下步骤直至完成快速傅里叶变换运算：基于复数乘法指令和蝶形运算指令组成的超长指令字，执行对计算初始数据的复数乘法运算和蝶形运算。本发明通过复数乘法指令和蝶形运算指令的拓展指令构建超长指令字，通过一条超长指令字实现向量寄存器上计算初始数据的复数乘法运算和蝶形运算的并行执行，本发明提高快速傅里叶变换的计算效率，实现快速傅里叶变换加速。
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公开(公告)号：CN116579293A
公开(公告)日：2023-08-11
申请号：CN202310545676.8
申请日：2023-05-15
申请人： 北京智芯微电子科技有限公司 , 西北工业大学
IPC分类号： G06F30/398 , G06F21/76 , G06F119/02
摘要： 本发明公开了一种电路的可靠性验证方法及验证工具、存储介质、验证装置，其中，方法包括：对电路的输入信号和输出信号添加故障属性标签；针对多个故障类型中的任意故障类型，基于输入信号、输出信号和故障属性标签，构建任意故障类型对应的基本逻辑门的故障效应传播模型；其中，多个故障类型包括位翻转故障类型、随机故障类型和固定故障类型中的一种或多种；基于任意故障类型对应的基本逻辑门的故障效应传播模型，构建任意故障类型对应的电路的故障效应传播模型；基于电路的安全属性，对任意故障类型对应的电路的故障效应传播模型进行形式化断言，以确定电路的可靠性漏洞。本方法能够实现对电路的高效、全面的可靠性验证功能。
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公开(公告)号：CN115794477A
公开(公告)日：2023-03-14
申请号：CN202310054470.5
申请日：2023-02-03
申请人： 北京智芯微电子科技有限公司 , 北京大学
摘要： 本发明公开了一种程序的时间约束方法、装置、芯片、电子设备及存储介质。程序包括目标代码块、设于目标代码块的开始位置的第一时间约束指令和设于目标代码块的结束位置的时间检测指令，方法包括：执行第一时间约束指令，得到目标代码块的最大允许执行时长；执行目标代码块；执行时间检测指令，以在基于最大允许执行时长确定目标代码块执行超时时，进行超时异常提醒。由此，能够及时进行目标代码块的超时提醒，更合理且高效地实现资源的调度，以保证不同关键级别的任务都能够满足时间约束，提升了时序控制的精确度。
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公开(公告)号：CN114047956B
公开(公告)日：2022-04-19
申请号：CN202210046744.1
申请日：2022-01-17
申请人： 北京智芯微电子科技有限公司
IPC分类号： G06F9/38
摘要： 本发明涉及处理器领域，提供一种处理器指令多发射方法、双发射方法、装置及处理器。所述处理器指令多发射方法包括：判断待处理的连续N条指令执行时需要的资源是否冲突，其中N为大于等于3的整数；在确定待处理的N条指令执行时需要的资源不冲突的情况下，在同一个时钟周期内发射待处理的第一条指令至第N条指令。本发明通过判断待处理的多条指令执行所需要的资源是否冲突来确定是否多发射指令，在资源不冲突的情况下多发射指令，处理器只需要一套执行单元，在不增加额外的执行单元的情况下实现指令多发射，提升处理器执行效率。
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公开(公告)号：CN114047956A
公开(公告)日：2022-02-15
申请号：CN202210046744.1
申请日：2022-01-17
申请人： 北京智芯微电子科技有限公司
IPC分类号： G06F9/38
摘要： 本发明涉及处理器领域，提供一种处理器指令多发射方法、双发射方法、装置及处理器。所述处理器指令多发射方法包括：判断待处理的连续N条指令执行时需要的资源是否冲突，其中N为大于等于3的整数；在确定待处理的N条指令执行时需要的资源不冲突的情况下，在同一个时钟周期内发射待处理的第一条指令至第N条指令。本发明通过判断待处理的多条指令执行所需要的资源是否冲突来确定是否多发射指令，在资源不冲突的情况下多发射指令，处理器只需要一套执行单元，在不增加额外的执行单元的情况下实现指令多发射，提升处理器执行效率。
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公开(公告)号：CN118036098B
公开(公告)日：2024-07-09
申请号：CN202410433021.6
申请日：2024-04-11
申请人： 北京智芯微电子科技有限公司 , 清华大学
摘要： 本发明提供一种缓冲存储器、芯片、缓存访问控制方法、装置和设备，属于电子技术领域。缓冲存储器包括：第一开关元件及分别与第一开关元件电连接的第一存储阵列和第二存储阵列；第一存储阵列在第一开关元件传输的访问请求携带的访问安全标签表征访问请求属于不可信域的情况下基于访问请求进行缓存访问；第二存储阵列在第一开关元件传输的访问请求携带的访问安全标签表征访问请求属于可信域的情况下基于访问请求进行缓存访问。本发明通过第一存储阵列和第二存储阵列，给可信域和不可信域提供两个单独的物理分离的访问通路，避免软件安全漏洞造成的泄漏。通过基于访问安全标签的硬件级防护策略，节省大量的软件开销，同时提高缓冲存储器的安全性。
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公开(公告)号：CN116522967A
公开(公告)日：2023-08-01
申请号：CN202310316246.9
申请日：2023-03-28
申请人： 北京智芯微电子科技有限公司 , 北京航空航天大学
摘要： 本发明涉及芯片技术领域，公开一种乘法器与芯片。所述乘法器包括：存储阵列，用于存储权重矩阵；输入模块，用于按多个周期依次输入一向量中的每个元素中的多个数据块；编码器，用于对每个周期输入的每个数据块进行编码，以获得每个元素在每个周期内的编码数据；部分积生成模块，用于将编码数据与权重矩阵相乘，以得到每个周期内的多组部分积；加法模块，用于将每个周期内的每组部分积相加，以得到每个周期内的每组部分积的总和；以及累加器，用于将每组部分积的总和进行移位相加，由此实现了数字存算一体电路，消除存储器与处理器之间的数据搬移，极大地提高能效与算力。
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公开(公告)号：CN115794477B
公开(公告)日：2023-05-23
申请号：CN202310054470.5
申请日：2023-02-03
申请人： 北京智芯微电子科技有限公司 , 北京大学
摘要： 本发明公开了一种程序的时间约束方法、装置、芯片、电子设备及存储介质。程序包括目标代码块、设于目标代码块的开始位置的第一时间约束指令和设于目标代码块的结束位置的时间检测指令，方法包括：执行第一时间约束指令，得到目标代码块的最大允许执行时长；执行目标代码块；执行时间检测指令，以在基于最大允许执行时长确定目标代码块执行超时时，进行超时异常提醒。由此，能够及时进行目标代码块的超时提醒，更合理且高效地实现资源的调度，以保证不同关键级别的任务都能够满足时间约束，提升了时序控制的精确度。
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公开(公告)号：CN118036098A
公开(公告)日：2024-05-14
申请号：CN202410433021.6
申请日：2024-04-11
申请人： 北京智芯微电子科技有限公司 , 清华大学
摘要： 本发明提供一种缓冲存储器、芯片、缓存访问控制方法、装置和设备，属于电子技术领域。缓冲存储器包括：第一开关元件及分别与第一开关元件电连接的第一存储阵列和第二存储阵列；第一存储阵列在第一开关元件传输的访问请求携带的访问安全标签表征访问请求属于不可信域的情况下基于访问请求进行缓存访问；第二存储阵列在第一开关元件传输的访问请求携带的访问安全标签表征访问请求属于可信域的情况下基于访问请求进行缓存访问。本发明通过第一存储阵列和第二存储阵列，给可信域和不可信域提供两个单独的物理分离的访问通路，避免软件安全漏洞造成的泄漏。通过基于访问安全标签的硬件级防护策略，节省大量的软件开销，同时提高缓冲存储器的安全性。
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