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公开(公告)号：CN118801887A
公开(公告)日：2024-10-18
申请号：CN202410990909.X
申请日：2024-07-23
申请人： 中国电子科技集团公司第五十八研究所
摘要： 本发明公开一种高精度、宽范围的电容信号采样电路，属于电容数字转换器领域。利用电容充放电实现电容到电流的转化；通过电流镜将放电支路复制并与电容构成回路，将放电电流线性化之后，电容比例关系由电流除法器进行换算。相比于此类传统时间域电容信号采样电路，本发明可将电路晶体管数量减少70％以上，达到电路性能和复杂度的良好折中；提出的时间域电容信号采样电路结构简单，在电路功耗、测量范围等方面均具有优势。
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公开(公告)号：CN112384927B
公开(公告)日：2024-09-13
申请号：CN201980045393.9
申请日：2019-07-04
申请人： 索尼公司
摘要： 乘积累加运算装置利用模拟电路执行乘积累加运算，并包括：多条输入线；多个乘积单元；累加单元；充电单元；以及输出单元。具有与输入值对应的脉冲宽度的脉冲信号被输入到多条输入线。基于输入到多条输入线中的每条输入线的脉冲信号，多个乘积单元生成与通过将输入值乘以权重值而获得的乘积值相对应的电荷。累加单元累加与由多个乘积单元中的每个乘积单元生成的乘积值相对应的电荷的和。充电单元以与累加单元的累加状态相关联的充电速度对其中已经累加了与乘积值相对应的电荷的和的累加单元进行充电。在充电单元开始充电之后，输出单元通过使用与累加单元的累加状态相关联的阈值对由累加单元保持的电压执行阈值确定来输出表示乘积值的和的乘积累加信号。
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公开(公告)号：CN117808018A
公开(公告)日：2024-04-02
申请号：CN202311755383.9
申请日：2023-12-20
申请人： 北京航空航天大学
IPC分类号： G06G7/16
摘要： 本发明公开了一种在可重构3D‑NTT电路上的NCN资源优化方法，适用于一种可重构3D‑NTT电路，方法包括：通过可重构3D‑NTT电路将输入重新排列；将NCN引入的额外旋转因子乘到第1次CT NTT的旋转因子表；将INCN引入的额外旋转因子乘到第3次GS INTT的旋转因子表，令第2次GS NTT模块可以根据需求调整点数，同时通过两个模乘模块将3次NTT中缺少的旋转因子乘到系数上。通过本发明，能够有效降低实现(I)NCN处理的成本，减少模乘器数量，有效降低设计电路实现(I)NCN的面积和功耗。
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公开(公告)号：CN116822595A
公开(公告)日：2023-09-29
申请号：CN202210264327.4
申请日：2022-03-17
申请人： 华为技术有限公司
摘要： 本申请实施例公开了一种处理单元PE阵列的配置方法和相关设备，用于对PE阵列进行配置。本申请可应用于芯片，芯片包括处理模块和PE阵列。其中，处理模块生成M个算子的同构性特征，然后根据同构性特征确定PE阵列中N个PE的静态配置，并基于静态配置和M个算子在PE阵列中的整体配置确定M个动态配置，动态配置为所述整体配置中除了静态配置之外的其他配置。那么，PE阵列可以基于静态配置和M个动态配置中的一个动态配置进行配置，无需切换PE阵列的静态配置，降低了切换开销。
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公开(公告)号：CN116611460A
公开(公告)日：2023-08-18
申请号：CN202310429317.6
申请日：2023-04-19
申请人： 中科南京智能技术研究院
IPC分类号： G06G7/16
摘要： 本发明公开了一种存内乘法计算电路及存储器，涉及集成电路技术领域，存内乘法计算电路包括：第一存储模块、第二存储模块、第一计算电路、第二计算电路和第三计算电路，第一输入数据控制第一计算电路、第二计算电路和第三计算电路输出第一输出电流，第二输入数据控制第一计算电路、第二计算电路和第三计算电路输出第二输出电流；第一开关、第二开关和第三开关，第一开关控制第一计算电路输出，第二开关控制第二计算电路输出，第三开关控制第三计算电路输出，第一开关、第二开关和第三开关的输出端相互连接，第一存储模块控制第一开关的开断，第二存储模块控制第二开关和第三开关的开断，第一开关、第二开关和第三开关的输出端电流之和为计算结果。
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公开(公告)号：CN113614729B
公开(公告)日：2023-08-04
申请号：CN202080022977.7
申请日：2020-03-12
申请人： 索尼集团公司
发明人： 吉田浩
摘要： 该算术装置设置有多个输入线对和一个或多个乘法累加计算设备。信号对在输入周期内输入到多个输入线对中。乘法累加设备包括多个乘法单元、累加单元、充电单元和输出单元。多个乘法单元基于信号对的各信号生成与正权重值的正权重乘积值相对应的正权重电荷和与负权重值的负权重乘积值相对应的负权重电荷。累加单元累积正权重电荷和负权重电荷。充电单元在输入周期之后对累加单元充电。在充电开始之后，输出单元使用预定阈值对累加单元的电压执行阈值确定，从而输出表示正权重乘积值之和的正乘法累加信号和表示负权重乘积值之和的负乘法累加信号。此外，在每个乘法累加设备中，在公共的充电模式下执行充电，并且使用预定阈值设置公共阈值。
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公开(公告)号：CN116306706A
公开(公告)日：2023-06-23
申请号：CN202310246829.9
申请日：2023-03-15
申请人： 中科南京智能技术研究院
摘要： 本发明公开了一种计算x|(x+1)的加速电路及计算设备，本发明采用依次串联的第一计算模块B0～Bn‑2和第二计算模块Bn‑1，第二计算模块Bn‑1对应输入二进制的最高位，第一计算模块B0～Bn‑2对应输入二进制的其余位，各计算模块根据输入二进制对应位的数值和上一级计算模块的一路输出，获得输出二进制对应位的数值和下一级计算模块的输入，实现计算x|(x+1)的加速电路，可解放ALU的计算资源，降低计算资源的消耗。
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公开(公告)号：CN116227507A
公开(公告)日：2023-06-06
申请号：CN202310521501.3
申请日：2023-05-10
申请人： 摩尔线程智能科技(北京)有限责任公司
发明人： 请求不公布姓名
摘要： 本公开涉及数据处理领域，公开了一种用于进行双线性插值处理的运算装置，包括：权重输入模块，用于利用第一低位数据u和第二低位数据v，确定各个乘法器分别对应的权重输入数据，并将权重输入数据输入对应的乘法器；多路选择器，用于根据第一插值权重U和第二插值权重V，分别确定至少一个乘法器对应的待运算数据，并将待运算数据输入相应的乘法器；乘法器，用于根据待运算数据和权重输入数据，进行对应的乘法运算，确定乘法运算结果；加法器，用于对各个乘法器对应的乘法运算结果进行求和运算，确定多个待插值数据对应的双线性插值处理结果。通过本公开实施例，可减少乘法器输入位宽，减少装置电路面积，节约进行双线性插值处理的硬件资源消耗。
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公开(公告)号：CN116127257A
公开(公告)日：2023-05-16
申请号：CN202210311144.3
申请日：2022-03-28
申请人： 昕原半导体(上海)有限公司
摘要： 本发明提供了一种基于1T1R实现矢量乘法运算的电路构架，包括输入电路、1T1R计算阵列以及输出电路，其中，所述1T1R计算阵列包括至少两行运算单元，各行运算单元的输入端共节点后作为所述1T1R计算阵列的输入端与所述输入电路相连，各行运算单元的输出端与所述输出电路相连；并且，各行运算单元均包括至少两个相并联1T1R忆阻器单元，所述输入电路用于对各运算单元输入输入信号；所述输入信号与各行运算单元内的T1R忆阻器单元相作用实现矢量乘法运算并产生输出信号；所述输出信号存储至所述输出电路内。本发明提供的基于1T1R实现矢量乘法运算以解决单个忆阻器无法实现多bit运算的问题。
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