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公开(公告)号：CN115905546B
公开(公告)日：2023-07-14
申请号：CN202310017218.7
申请日：2023-01-06
Applicant: 之江实验室
IPC: G06F16/35 , G06N3/0464 , G06N3/048 , G06N3/063 , G06N3/08
Abstract: 本发明公开了基于阻变存储器的图卷积网络文献识别装置与方法，对文献识别数据集进行训练集和测试集的构建；构建基于阻变存储器的浮点图卷积网络模型，用训练集进行预训练，得到预训练的模型参数；根据浮点图卷积网络模型，构建基于阻变存储器的训练阶段的图卷积网络量化模型；将训练集输入训练阶段的图卷积网络量化模型，进行量化感知训练，得到每层输出值的截断位宽、损失函数的权值，以及量化感知训练后的模型参数；根据训练阶段的图卷积网络量化模型，构建基于阻变存储器的推理阶段的图卷积网络量化模型；将量化感知训练后的模型参数映射到阻变存储器上，并将测试集输入到基于阻变存储器的推理阶段的图卷积网络量化模型，进行前向推理测试。
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公开(公告)号：CN115429293B
公开(公告)日：2023-04-07
申请号：CN202211373110.3
申请日：2022-11-04
Applicant: 之江实验室
Abstract: 本发明公开一种基于脉冲神经网络的睡眠类型分类方法和装置，该方法包括：步骤一，获取开源睡眠脑电图数据集；步骤二，将数据集中脑电图信号分割成多个第一片段信号，删除不需要的第一片段信号，并归一化剩余的第一片段信号；步骤三，分割归一化后的第一片段信号，得到第二片段信号；步骤四，将每一个第二片段信号进行事件编码，获得第二片段事件信号，并分为训练集和测试集；步骤五，构建脉冲神经网络模型及其损失函数进行各项参数梯度求解；步骤六，在训练集上进行脉冲神经网络模型优化训练，利用训练好的脉冲神经网络模型对测试集进行识别，实现睡眠类型分类。本发明相比传统神经网络分类检测具有计算量更少、更节能的优点。
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公开(公告)号：CN114816335B
公开(公告)日：2022-11-25
申请号：CN202210738210.5
申请日：2022-06-28
Applicant: 之江实验室
IPC: G06F7/575
Abstract: 本发明公开了一种忆阻器阵列符号数乘法实现方法、装置及设备，装置包括忆阻器阵列和移位计算模块，忆阻器阵列的输入端和输出端分别与移位计算模块连接，方法包括步骤S1：确定带有符号的输入值，并将其转换为二进制补码形式；步骤S2：依据忆阻器阵列单次输入的位宽，将输入值拆分，其中最高位为符号位，从最低位开始依次输入到忆阻器阵列中进行乘法计算；步骤S3：忆阻器阵列单次输出值为最高位时做移位减法操作，其余位时均做移位加法操作；步骤S4：输出忆阻器阵列的最终乘法计算结果。本发明的忆阻器阵列符号数乘法实现方式，适用于神经网络计算，改善了部分场景下输入值仅为无符号数的限制，通用性强，几乎没有额外的硬件资源消耗。
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公开(公告)号：CN115311506A
公开(公告)日：2022-11-08
申请号：CN202211238897.2
申请日：2022-10-11
Applicant: 之江实验室
IPC: G06V10/764 , G06V10/82 , G06N3/04 , G06N3/063 , G06N3/08
Abstract: 本发明公开了基于阻变存储器的量化因子优化的图像分类方法及装置，分别构建基于阻变存储器的浮点神经网络模型及与其对应的基于阻变存储器的神经网络量化模型，通过一种新的量化因子优化损失函数结合分类损失函数，对神经网络量化模型进行训练，并且与阻变存储器的特性结合，通过迭代优化使图像分类神经网络模型学习到的量化因子尽可能的接近2的幂次方，在推理阶段，将量化后的值映射到阻变存储器阵列的电压值和电导值，并对输出电流进行移位操作，得到卷积层输出量化后的值，最终得到基于阻变存储器的神经网络量化模型的图像分类结果，由于每层的量化因子通过基于阻变存储器的神经网络模型学习得到，能够加快模型的推理速度。
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公开(公告)号：CN115049885A
公开(公告)日：2022-09-13
申请号：CN202210981223.5
申请日：2022-08-16
Applicant: 之江实验室
IPC: G06V10/764 , G06V10/82 , G06N3/04 , G06N3/08 , G06F5/06
Abstract: 本发明公开了一种存算一体卷积神经网络图像分类装置及方法，通过控制器对装置的其他单元、器件的控制；通过数据存储器存储神经网络分类的图像数据，以及中间特征图数据；通过存算一体单元获取的图像数据，并对图像数据进行卷积神经网络中的卷积层以及全连接层的计算，得到特征值；通过激活函数单元对存算一体单元输出的特征值进行非线性操作，得到非线性操作后的特征值；通过池化单元依次对非线性操作后的特征值进行行池化操作和列池化操作，并将最终结果值存入数据存储器；通过分类器获取最后一层神经网络计算对应的存算一体单元的输出，根据分类标签得到分类结果；从而实现数据流的优化，减少数据存取次数，减小所需缓存容量，提升计算效率。
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Patent Agency Ranking
公开(公告)号：CN114004343A
公开(公告)日：2022-02-01
申请号：CN202111663000.6
申请日：2021-12-31
Applicant: 之江实验室
Abstract: 本发明公开了基于忆阻器脉冲耦合神经网络的最短路径获取方法及装置，首先将加权图的边和顶点直接映射到基于忆阻器的脉冲耦合神经网络上的突触和神经元，通过记录神经元的激活时间和给定神经元的连通性，以高度并行的脉冲传播，获得从起始神经元到所有其他神经元的最短路径。本发明提出的基于忆阻器的脉冲耦合神经网络，充分利用了忆阻器物理特性的高度并行性，以较低的时间复杂度和空间复杂度实现了最短路径的获取。并且在八顶点加权图中获得100%的路径最优性，能耗低至0.33μJ。
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公开(公告)号：CN117787358B
公开(公告)日：2024-07-30
申请号：CN202410064436.0
申请日：2024-01-16
Applicant: 之江实验室
IPC: G06N3/0495 , G06N3/063
Abstract: 本说明书提供的一种基于阻变存储器的模型量化方法、装置以及设备中，通过根据待量化模型构建压缩模型，确定压缩模型各网络层预设的输入位宽和预设的权重位宽，然后再将训练样本输入所述压缩模型，确定输出结果，根据所述输出结果以及所述训练样本对应标注之间的差异，确定损失；以所述损失最小为优化目标，调整所述压缩模型的各网络层的所述输入位宽以及所述权重位宽，并确定若干组符合优化条件的输入位宽以及权重位宽，根据压缩模型的模型精度确定各网络层对应的输入位宽以及权重位宽。使得量化后的模型在保证模型精度满足要求的前提下，可通过阻变存储器精确表示模型的权重，增大了阻变存储器的资源利用率。
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公开(公告)号：CN117519802A
公开(公告)日：2024-02-06
申请号：CN202410025725.X
申请日：2024-01-08
Applicant: 之江实验室
Abstract: 本申请提出了基于存算一体单元的数据处理装置，包括控制单元、数据存储器、预载单元、输入单元、存算一体处理单元以及输出单元。控制单元负责装置的全局及局部模块的控制；数据存储器用于初始数据以及结果数据的存储；预载单元用于输入计算数据的预载；输入单元与数据存储器、预载单元和存算一体处理单元相连，用于读、写、计算过程中的数据载入和输出；存算一体处理单元由多个存算一体单元构成，并与输出单元相连进行数据的输出。通过在内置的存算一体单元的处理装置集成了构建完整计算数据流和控制流所需要的结构单元，实现不同计算结构的矩阵计算，在卷积计算模式下优化了数据流，减少访存的消耗。
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公开(公告)号：CN117289896A
公开(公告)日：2023-12-26
申请号：CN202311547164.1
申请日：2023-11-20
Applicant: 之江实验室
Abstract: 本发明公开了一种存算一体基本运算装置，其中：存算一体单元包括至少一个存算一体阵列，每个存算一体阵列包括阵列式排布的若干存算器件，存算器件用于进行权重值存储以及矩阵计算；控制单元用于对存算一体阵列进行控制并结合外部控制信号对写验证模块、读/计算模块进行相应控制；写验证模块用于结合外部输入数据对选通的存算器件进行直接写操作或者写验证操作，进行脉冲宽度及脉冲个数的计算；读/计算模块用于对选通的存算器件或者写验证模块进行读操作，结合外部输入数据进行计算操作并将结果输出至移位器中，并在运算完成后通过控制加/减法器控制运算结果的输出；移位器和加/减法器相连，用于对读/计算模块的计算结果进行乘累加运算操作。
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公开(公告)号：CN115827170B
公开(公告)日：2023-07-14
申请号：CN202310123062.0
申请日：2023-02-16
Applicant: 之江实验室
IPC: G06F9/455
Abstract: 本发明公开了基于离散事件的计算机体系结构的并行仿真方法及装置，将待仿真的计算机体系结构，按功能与延迟划分与组合成多个关键节点，并给每个关键节点分配一个线程；所有事件队列中的事件，按照事件发生的时间进行排序，时间相同的事件，按照优先级高低进行排序，整个仿真过程共同维护一条共享时间轴；利用前瞻量与路障事件对所有关键节点进行同步。在避免因果关系错误的条件下利用现代计算机的并行计算能力加速仿真过程。本发明将待仿真体系结构系统按功能与延迟划分与组合成多个关键节点，其中划分模块有利于提高仿真系统的并行度，合并低延迟模块有助于扩大前瞻量，降低同步开销，合理的关键节点选择能进一步加速仿真过程。
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