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公开(公告)号：CN110995289A
公开(公告)日：2020-04-10
申请号：CN201911179754.7
申请日：2017-12-01
Applicant: 三星电子株式会社
Abstract: 一种半导体设备的错误检测码生成电路包括第一循环冗余校验(CRC)引擎、第二CRC引擎和输出选择引擎。第一CRC引擎响应于模式信号，基于多个第一单位数据和第一DBI位，使用第一生成矩阵来生成第一错误检测码位。第二CRC引擎响应于模式信号，基于多个第二单位数据和第二DBI位，使用第二生成矩阵来生成第二错误检测码位。输出选择引擎响应于模式信号，通过合并第一错误检测码位和第二错误检测码位来生成最终错误检测码位。第一生成矩阵与第二生成矩阵相同。
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公开(公告)号：CN108153609A
公开(公告)日：2018-06-12
申请号：CN201711248279.5
申请日：2017-12-01
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 一种半导体设备的错误检测码生成电路包括第一循环冗余校验(CRC)引擎、第二CRC引擎和输出选择引擎。第一CRC引擎响应于模式信号，基于多个第一单位数据和第一DBI位，使用第一生成矩阵来生成第一错误检测码位。第二CRC引擎响应于模式信号，基于多个第二单位数据和第二DBI位，使用第二生成矩阵来生成第二错误检测码位。输出选择引擎响应于模式信号，通过合并第一错误检测码位和第二错误检测码位来生成最终错误检测码位。第一生成矩阵与第二生成矩阵相同。
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公开(公告)号：CN1573722A
公开(公告)日：2005-02-02
申请号：CN200410045853.3
申请日：2004-05-20
Applicant: 三星电子株式会社
Inventor： 金荣植
IPC: G06F13/16
CPC classification number: G06F13/364
Abstract: 提供一种总线仲裁器和总线仲裁方法。所述总线仲裁器包括总线请求寄存器堆、存储区寄存器堆、和比较电路，从而将总线授权信号优先分配给导致用于输出总线请求信号的多个总线主控器之中的页命中的总线主控器。总线请求寄存器堆存储从相应总线主控器中输出的每个存储器存取地址。存储区寄存器堆存储外部存储器设备的相应存储区的读出放大器中存储的页索引。比较电路将根据相应存储器存取地址所选择的存储区寄存器堆的寄存器中存储的页索引与总线请求寄存器堆中存储的页索引相比较，然后根据比较结果将页命中或页脱靶输出到总线请求寄存器堆。总线仲裁器将用于授权对总线进行存取的总线授权信号优先分配给导致页命中的总线主控器。
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Patent Agency Ranking
公开(公告)号：CN113541918A
公开(公告)日：2021-10-22
申请号：CN202110438433.5
申请日：2021-04-22
Applicant: 三星电子株式会社 , 首尔大学校产学协力团 , 朝鲜大学校产学协力团
IPC: H04L9/00
Abstract: 一种基于使用函数的复合的同态加密的加密方法及装置。所述加密方法包括：通过对数据进行加密来生成密文；以及，通过针对与密文相对应的模基于函数的复合执行模约减，来对密文进行自举。
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公开(公告)号：CN113140243A
公开(公告)日：2021-07-20
申请号：CN202011445270.5
申请日：2020-12-08
Applicant: 三星电子株式会社
IPC: G11C11/408 , G11C11/4074 , G11C7/06
Abstract: 提供了用于存储器装置的字线驱动器电路和操作其的方法。所述存储器装置包括字线驱动器电路，字线驱动器电路可使用随着命令变化的较低高电压来有利地减小晶体管上的栅极应力。所述存储器装置包括多个存储器块，响应于块选择信号将高电压或较低高电压提供给可变高电压线，并且基于所述命令将较低高电压的电平改变为低电压电平、中电压电平或高电压电平。所述存储器装置将较低高电压施加到连接到第一字线驱动信号的P型金属氧化物半导体(PMOS)晶体管的栅极，字线驱动信号驱动所述多个存储器块之中的未选择的存储器块的字线。
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公开(公告)号：CN115987299A
公开(公告)日：2023-04-18
申请号：CN202211678436.7
申请日：2017-12-01
Applicant: 三星电子株式会社
Abstract: 一种执行错误检测操作的存储器系统，包括：半导体存储器设备以及存储器控制器，其被配置为：将第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位发送到半导体存储器设备；基于第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位，生成最终错误检测码位；从半导体存储器设备接收返回的错误检测码位，所述返回的错误检测码位包括在全码率模式期间的第一错误检测码位和第二错误检测码位以及在半码率模式期间的合并的错误检测码位；以及将最终错误检测码位和返回的错误检测码位进行比较，以确定由半导体接收的第一单位数据和第二单位数据以及第一数据总线反转位和第二数据总线反转位是否包括错误。
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公开(公告)号：CN110995289B
公开(公告)日：2021-02-19
申请号：CN201911179754.7
申请日：2017-12-01
Applicant: 三星电子株式会社
Abstract: 一种半导体设备的错误检测码生成电路包括第一循环冗余校验(CRC)引擎、第二CRC引擎和输出选择引擎。第一CRC引擎响应于模式信号，基于多个第一单位数据和第一DBI位，使用第一生成矩阵来生成第一错误检测码位。第二CRC引擎响应于模式信号，基于多个第二单位数据和第二DBI位，使用第二生成矩阵来生成第二错误检测码位。输出选择引擎响应于模式信号，通过合并第一错误检测码位和第二错误检测码位来生成最终错误检测码位。第一生成矩阵与第二生成矩阵相同。
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公开(公告)号：CN101859598A
公开(公告)日：2010-10-13
申请号：CN201010141283.3
申请日：2010-04-08
Applicant: 三星电子株式会社
IPC: G11C16/06
CPC classification number: H03K5/1565 , H03K2005/0013
Abstract: 一种采用补偿时钟抖动的数据传送电路和方法。本发明提供了一种集成电路设备的数据I/O接口，包括：噪声检测器，接收电源电压，检测电源电压噪声分量，以及响应于检测到的电源电压噪声分量来提供时钟延迟控制信号。数据I/O接口包括：时钟延迟电路，响应于时钟延迟控制信号来提供延迟时钟信号；以及数据传送电路，由电源电压来供电，并与延迟时钟信号同步地提供输出数据。
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