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公开(公告)号：CN109817633B
公开(公告)日：2024-05-17
申请号：CN201811381116.9
申请日：2018-11-20
Applicant: 三星电子株式会社
Abstract: 提供了一种垂直存储器件，其包括：在基本垂直于衬底的上表面的第一方向上顺序堆叠的第一杂质区、第二杂质区和第三杂质区；栅电极结构，所述栅电极结构包括在所述第三杂质区上沿所述第一方向彼此间隔开的多个栅电极；沟道，所述沟道在所述衬底上沿所述第一方向延伸穿过所述栅电极结构、所述第二杂质区和所述第三杂质区以及所述第一杂质区的上部；以及电荷存储结构，所述电荷存储结构覆盖所述沟道的外侧壁的一部分和下表面。所述沟道直接接触所述第二杂质区的侧壁。
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公开(公告)号：CN109103198B
公开(公告)日：2023-10-24
申请号：CN201810585838.X
申请日：2018-06-08
Applicant: 三星电子株式会社
Abstract: 本公开提供了半导体器件及其制造方法。一种半导体器件包括：在基板上的多个沟道结构，每个沟道结构在垂直于基板的第一方向上延伸并具有栅极绝缘层和沟道层；公共源极延伸区，包括具有n型导电性的第一半导体层，在基板和沟道结构之间；多个栅电极，在公共源极延伸区上并在每个沟道结构的侧壁上在第一方向上彼此间隔开；以及在基板上的公共源极区，与公共源极延伸区接触并包括具有n型导电性的第二半导体层，其中每个沟道结构的栅极绝缘层延伸以覆盖公共源极延伸区的上表面以及底表面的至少一部分。
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公开(公告)号：CN116264775A
公开(公告)日：2023-06-16
申请号：CN202211553881.0
申请日：2022-12-06
Applicant: 三星电子株式会社
Abstract: 本发明构思涉及三维半导体存储器件和包括其的电子系统。该三维半导体存储器件包括：堆叠结构，包括顺序堆叠在衬底上的接地选择线、第一字线、第二字线和串选择线；垂直沟道结构，穿透堆叠结构并被排列以形成多列；下分离结构，在第一方向上与堆叠结构的下部交叉，并沿与第一方向交叉的第二方向划分接地选择线；以及第一上分离结构和第二上分离结构，在第一方向上与堆叠结构的上部交叉，并沿第二方向划分串选择线，其中下分离结构和第一上分离结构与垂直沟道结构的所述列之一垂直重叠，并且第二上分离结构提供在垂直沟道结构之间。
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公开(公告)号：CN107359165B
公开(公告)日：2023-05-12
申请号：CN201710320519.1
申请日：2017-05-09
Applicant: 三星电子株式会社
Abstract: 一种垂直存储器件包括：在衬底上的下电路图案，在下电路图案上在基本上垂直于衬底的上表面的第一方向上彼此间隔开的多个栅电极，在第一方向上延伸穿过栅电极的沟道，包括在基本上平行于衬底的上表面的第二方向上延伸的第一公共源线(CSL)的存储单元块，以及连接到下电路图案和第一CSL并在第一方向上重叠第一CSL的第一接触插塞。
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公开(公告)号：CN113497057A
公开(公告)日：2021-10-12
申请号：CN202110281374.5
申请日：2021-03-16
Applicant: 三星电子株式会社
IPC: H01L27/11568 , H01L27/11578 , H01L27/11582
Abstract: 提供一种非易失性存储装置。所述非易失性存储装置包括：导电板；阻挡导电膜，所述阻挡导电膜沿着所述导电板的表面延伸；模制结构，所述模制结构包括顺序地堆叠在所述阻挡导电膜上的多个栅电极；沟道孔，所述沟道孔穿透所述模制结构以暴露所述阻挡导电膜；杂质图案，所述杂质图案与所述阻挡导电膜接触，并且形成在所述沟道孔中；和半导体图案，所述半导体图案形成在所述沟道孔中，自所述杂质图案起沿着所述沟道孔的侧表面延伸，并且与所述多个栅电极相交。
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Patent Agency Ranking
公开(公告)号：CN113410249A
公开(公告)日：2021-09-17
申请号：CN202110181187.X
申请日：2021-02-09
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 一种半导体存储器装置包括：下堆叠结构，包括沿第一方向堆叠在基底上的下金属线；上堆叠结构，包括顺序地堆叠在下堆叠结构上的第一上金属线和第二上金属线；竖直结构，穿透上堆叠结构和下堆叠结构并且包括沟道膜；连接垫，设置在竖直结构上，与沟道膜接触并掺杂有N型杂质；第一切割线，切割下金属线、第一上金属线和第二上金属线；第二切割线，在不同于第一方向的第二方向上与第一切割线间隔开，并且切割下金属线、第一上金属线和第二上金属线；以及子切割线，在第一切割线与第二切割线之间切割第一上金属线和第二上金属线。沟道膜包括未掺杂沟道区和掺杂沟道区，并且掺杂沟道区接触连接垫并且在第二方向上与第二上金属线的一部分叠置。
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公开(公告)号：CN112701126A
公开(公告)日：2021-04-23
申请号：CN202010756081.3
申请日：2020-07-31
Applicant: 三星电子株式会社
IPC: H01L27/11578 , H01L27/11568 , H01L27/11582
Abstract: 提供了一种垂直存储器件，其包括：在衬底上的栅电极，栅电极在垂直于衬底的上表面的第一方向上间隔开并以阶梯布置堆叠；沟道，在第一方向上延伸穿过栅电极；第一接触插塞，延伸穿过栅电极中的第一栅电极的垫以接触第一栅电极的上表面，第一接触插塞延伸穿过栅电极中的第二栅电极的一部分，并且第二栅电极与第一栅电极相邻；第一间隔物，在第一接触插塞与第一栅电极和第二栅电极的面对第一接触插塞的侧壁之间，第一间隔物使第一接触插塞与第二栅电极电绝缘；以及第一掩埋图案，接触第一接触插塞和第一间隔物的底表面，第一掩埋图案包括绝缘材料。
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公开(公告)号：CN110391332A
公开(公告)日：2019-10-29
申请号：CN201910306629.1
申请日：2019-04-16
Applicant: 三星电子株式会社
IPC: H01L45/00 , H01L27/1157
Abstract: 提供一种半导体器件及形成半导体器件的方法。半导体器件的一个例子包括：交替重复设置在半导体衬底上的层间绝缘层和水平结构；在半导体衬底上在与半导体衬底的上表面垂直的方向上延伸且在与半导体衬底的上表面平行的第一水平方向上延伸的分离结构；以及设置在分离结构之间的竖直结构。每个水平结构包括多个半导体区域，每一个水平结构的多个半导体区域包括在远离对应竖直结构的侧表面的方向上顺序地布置并且具有不同导电类型的第一半导体区域以及第二半导体区域。
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公开(公告)号：CN110349961A
公开(公告)日：2019-10-18
申请号：CN201910242203.4
申请日：2019-03-28
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578 , H01L27/11573 , H01L27/11526
Abstract: 本发明提供了一种三维半导体存储器件及其制造方法。所述三维半导体存储器件包括：多个电极结构，所述多个电极结构设置在衬底上并在一个方向上彼此平行地延伸，多个电极结构中的每一个电极结构包括在所述衬底上交替堆叠的电极和绝缘层；多个垂直结构，所述多个垂直结构穿透所述多个电极结构；以及电极分隔结构，所述电极分隔结构设置在所述多个电极结构中彼此相邻的两个电极结构之间。每个所述电极包括：与所述电极分隔结构相邻的外部部分；以及与所述多个垂直结构相邻的内部部分，其中所述外部部分的厚度小于所述内部部分的厚度。
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公开(公告)号：CN109755249A
公开(公告)日：2019-05-14
申请号：CN201811321330.5
申请日：2018-11-07
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 一种三维半导体存储器件包括在半导体衬底上的外围逻辑结构。水平半导体层在外围逻辑结构上并包括单元阵列区和连接区。电极结构在水平半导体层上沿第一方向延伸，并在交叉第一方向的第二方向上间隔开。彼此相邻的成对的电极结构对称地设置以限定部分地暴露水平半导体层的接触区。贯通通路结构在接触区上并将电极结构连接到外围逻辑结构。每个电极结构包括在连接区上沿第一方向延伸的多个栅绝缘区。栅绝缘区在第一方向上具有彼此不同的长度。
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