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公开(公告)号：CN106997783A
公开(公告)日：2017-08-01
申请号：CN201610916491.3
申请日：2016-10-20
Applicant: 三星电子株式会社
IPC: G11C29/42
CPC classification number: G06F3/0679 , G06F3/0619 , G06F3/064 , G06F11/106 , G11C11/1673 , G11C11/1675 , G11C29/52 , G11C29/42
Abstract: 提供了半导体存储装置和操作半导体存储装置的方法。可以通过访问存储单元阵列的页以提供包括可单独写入至存储器的页的数据子单元的数据，并提供配置为检测和校正数据中的误差位的奇偶校验数据，以及响应于确定所选数据子单元包括可校正误差而选择性地实现所选数据子单元的回写，来提供从包括存储单元阵列和误差校正电路的半导体存储装置擦除误差的方法。
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公开(公告)号：CN101635162B
公开(公告)日：2014-05-21
申请号：CN200910160138.7
申请日：2009-07-24
Applicant: 三星电子株式会社
CPC classification number: G11C5/02 , G11C5/025 , G11C5/04 , G11C8/12 , G11C8/18 , G11C29/14 , H01L23/481 , H01L25/0657 , H01L2224/05001 , H01L2224/05026 , H01L2224/05548 , H01L2224/05573 , H01L2224/13025 , H01L2224/16145 , H01L2924/00014 , H01L2924/15311 , H01L2224/05599 , H01L2224/05099
Abstract: 本发明公开了三维存储模块和系统，其通过将至少一个从芯片堆叠于主芯片上而形成。贯穿主芯片和从芯片中的至少一块芯片而形成贯穿半导体通孔(TSV)。主芯片包括存储核心，以用于存储模块/系统的增加的容量。另外，公开了形成有效配线的三维存储模块/系统的容量组织，以形成三维存储模块/系统的多个存储体、多个存储体组和/或多个存储排。
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公开(公告)号：CN102522351A
公开(公告)日：2012-06-27
申请号：CN201110421800.7
申请日：2008-10-06
Applicant: 三星电子株式会社
IPC: H01L21/66
CPC classification number: H01L22/22 , H01L25/0657 , H01L25/18 , H01L2224/05573 , H01L2224/16145 , H01L2225/06503 , H01L2225/06513 , H01L2924/01019 , H01L2924/01021 , H01L2924/01055
Abstract: 本发明提供一种使用多个垂直连接路径配置横贯堆叠的多个器件的合并垂直信号路径的方法，其中所述堆叠的多个器件包括多个段。该方法包括：分别检测所述多个段中的每一个是合格段还是故障段；以及将来自所述多个垂直连接路径中的至少两个中的每一个的至少一个合格段合并-连接以配置所述合并垂直信号路径。
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公开(公告)号：CN1542839B
公开(公告)日：2010-08-25
申请号：CN200410047728.6
申请日：2004-05-02
Applicant: 三星电子株式会社
IPC: G11C5/06
CPC classification number: G06F13/1673 , G06F13/1684
Abstract: 本发明提供了一种解决由于传输线路影响而引起的信号恶化的改进的存储系统。所述改进的存储系统包括第一缓冲器，与所述第一缓冲器耦合的至少一个第一存储装置，以及多个信号迹线。所述第一缓冲器和存储装置被安装在母板上。同样地，所述多个信号迹线在所述母板上被布线。这样做除去了引起信号反射、并随之产生信号恶化的短线负载。
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Patent Agency Ranking
公开(公告)号：CN101635162A
公开(公告)日：2010-01-27
申请号：CN200910160138.7
申请日：2009-07-24
Applicant: 三星电子株式会社
CPC classification number: G11C5/02 , G11C5/025 , G11C5/04 , G11C8/12 , G11C8/18 , G11C29/14 , H01L23/481 , H01L25/0657 , H01L2224/05001 , H01L2224/05026 , H01L2224/05548 , H01L2224/05573 , H01L2224/13025 , H01L2224/16145 , H01L2924/00014 , H01L2924/15311 , H01L2224/05599 , H01L2224/05099
Abstract: 公开了三维存储模块和系统，其通过将至少一个从芯片堆叠于主芯片上而形成。贯穿主芯片和从芯片中的至少一块芯片而形成贯穿半导体通孔(TSV)。主芯片包括存储核心，以用于存储模块/系统的增加的容量。另外，公开了形成有效配线的三维存储模块/系统的容量组织，以形成三维存储模块/系统的多个存储体、多个存储体组和/或多个存储排。
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公开(公告)号：CN101286358A
公开(公告)日：2008-10-15
申请号：CN200810125812.3
申请日：2008-04-10
Applicant: 三星电子株式会社
CPC classification number: G06F11/1008 , G11C5/02 , G11C5/04 , G11C7/02 , G11C7/1006 , G11C7/1045 , G11C2029/0411 , H04L1/0041 , H04L1/0057
Abstract: 提供了一种用于经由包括所选数据带在内的多个数据带通信传送数据的系统、设备以及相关方法。在第一运行模式中，有效载荷数据和相关补充数据经由包括所选数据带在内的多个数据带被通信传送。在第二运行模式中，只有有效载荷数据经由除了所选数据带之外的多个数据带被通信传送。
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公开(公告)号：CN107393596B
公开(公告)日：2022-03-01
申请号：CN201710281643.1
申请日：2017-04-26
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种半导体存储设备包括存储单元阵列、控制逻辑电路以及纠错电路。控制逻辑电路通过对命令进行解码来生成控制信号。在半导体存储设备的写模式中，控制逻辑电路控制纠错电路从所选择的子页读取第一单元数据，并且在通过对第一单元数据执行纠错码解码来生成校验子数据时基于第一子单元数据和第二子单元数据之一以及将被写入到子页中的主数据来生成第一奇偶校验数据。当第一子单元数据包括至少一个错误位时，纠错电路基于与主数据相关联的数据掩码信号来有选择地修改第一奇偶校验数据。
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公开(公告)号：CN107017015A
公开(公告)日：2017-08-04
申请号：CN201610915844.8
申请日：2016-10-20
Applicant: 三星电子株式会社
IPC: G11C11/406
CPC classification number: G11C11/4096 , G06F3/0619 , G06F3/0659 , G06F3/0673 , G11C7/1063 , G11C11/40611 , G11C11/40622 , G11C29/025 , G11C29/028 , G11C29/04 , G11C29/50016 , G11C29/52 , G11C2029/0403 , G11C2029/0409 , G11C2029/1202 , G11C2029/5002 , G11C2211/4068
Abstract: 提供了执行基于请求的刷新的存储装置和存储系统，以及该存储装置的操作方法。操作方法包括：通过对至少一行的激活数的计数确定弱行；基于所确定的结果，请求对弱行的刷新；根据请求在接收刷新命令时对弱行执行目标刷新。
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公开(公告)号：CN106297895A
公开(公告)日：2017-01-04
申请号：CN201610396687.4
申请日：2016-06-07
Applicant: 三星电子株式会社
CPC classification number: H04L1/24 , G06F11/1048 , G11C29/52 , G11C2029/0411 , G11C29/42 , G06F11/1008
Abstract: 一种纠错电路、半导体存储器装置及其控制方法。一种控制半导体存储器装置的方法可包括：在包括在半导体存储器装置中的纠错码(ECC)引擎处从存储器控制器接收数据，所述数据包括至少一个预定差错。可在ECC引擎处接收预定奇偶校验，其中，所述预定奇偶校验被构造为与没有所述至少一个预定差错的数据对应。可利用包括所述至少一个预定差错的数据和所述预定奇偶校验来确定数据中的差错的数量是否能够通过ECC引擎来校正。
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