公开(公告)号：CN110098188A

公开(公告)日：2019-08-06

申请号：CN201811582198.3

申请日：2018-12-24

Applicant: 三星电子株式会社

Inventor： 李雄燮 ,  俞炳瓘 ,  郭宰佑

IPC: H01L27/11517 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/11563 ,  H01L27/1157 ,  H01L27/11582

Abstract: 公开了半导体装置，所述半导体装置包括：基底；第一栅极结构，包括竖直堆叠在基底上的第一栅电极；第一沟道，穿透第一栅极结构以接触基底；第二栅极结构，包括位于第一栅极结构上的沟道连接层和位于沟道连接层上的第二栅电极；第二沟道，穿透第二栅极结构以接触第一沟道；以及分隔区域，穿透第二栅极结构和第一栅极结构并且在第一方向上延伸。第二栅电极竖直堆叠在沟道连接层上。沟道连接层位于分隔区域之间并且具有与分隔区域的侧壁间隔开的至少一个侧壁。

公开(公告)号：CN106571368A

公开(公告)日：2017-04-19

申请号：CN201610883987.5

申请日：2016-10-10

Applicant: 三星电子株式会社

Inventor： 李雄燮 ,  崔钟允 ,  辛镇铉 ,  李东植

IPC: H01L27/11551 ,  H01L27/11578

CPC classification number: H01L27/11582 ,  H01L21/0243 ,  H01L21/02636 ,  H01L27/11565 ,  H01L27/11568 ,  H01L29/04 ,  H01L29/1037 ,  H01L29/1054 ,  H01L29/4234 ,  H01L29/7827 ,  H01L27/11551 ,  H01L27/11578

Abstract: 提供了一种半导体装置。所述半导体装置包括：堆叠件，包括交替且重复地堆叠在基底上的绝缘层和栅电极；下半导体图案，从基底沿竖直方向突出到堆叠件中；下半导体图案的上部，具有在远离基底的方向上逐渐减小的宽度；沟道结构，竖直地贯穿堆叠件并连接到下半导体图案；以及绝缘填隙图案，在沟道结构内部，其中，绝缘填隙图案的底表面低于下半导体图案的上部的底。

公开(公告)号：CN112420713B

公开(公告)日：2025-04-29

申请号：CN202010644361.5

申请日：2020-07-07

Applicant: 三星电子株式会社

Inventor： 朴株院 ,  李雄燮 ,  郑义完 ,  千志成

IPC: H10B41/35 ,  H10B41/41 ,  H10B41/42 ,  H10B41/27 ,  H10B43/35 ,  H10B43/40 ,  H10B43/27 ,  G11C16/04

Abstract: 提供了一种半导体装置。所述半导体装置包括：外围电路区域，位于第一基底上并且包括电路器件；存储器单元区域，位于覆盖在第一基底上的第二基底上，其中，存储器单元区域包括在与第二基底的上表面垂直的第一方向上彼此间隔开地堆叠的栅电极；以及沟道结构，在第二基底上竖直地延伸并且穿透栅电极。沟道结构可以包括沟道层。半导体装置包括具有贯通接触插塞的贯通布线区域，贯通接触插塞在第一方向上延伸并且使存储器单元区域和外围电路区域彼此电连接，其中，贯通布线区域包括围绕贯通接触插塞的绝缘区域。贯通布线区域还包括遍及贯通布线区域规则地布置并且包括沟道层的虚设沟道结构。

公开(公告)号：CN110098188B

公开(公告)日：2024-09-06

申请号：CN201811582198.3

申请日：2018-12-24

Applicant: 三星电子株式会社

Inventor： 李雄燮 ,  俞炳瓘 ,  郭宰佑

IPC: H10B41/00 ,  H10B41/35 ,  H10B41/27 ,  H10B43/00 ,  H10B43/35 ,  H10B43/27

Abstract: 公开了半导体装置，所述半导体装置包括：基底；第一栅极结构，包括竖直堆叠在基底上的第一栅电极；第一沟道，穿透第一栅极结构以接触基底；第二栅极结构，包括位于第一栅极结构上的沟道连接层和位于沟道连接层上的第二栅电极；第二沟道，穿透第二栅极结构以接触第一沟道；以及分隔区域，穿透第二栅极结构和第一栅极结构并且在第一方向上延伸。第二栅电极竖直堆叠在沟道连接层上。沟道连接层位于分隔区域之间并且具有与分隔区域的侧壁间隔开的至少一个侧壁。

公开(公告)号：CN112420734A

公开(公告)日：2021-02-26

申请号：CN202011416326.4

申请日：2016-10-10

Applicant: 三星电子株式会社

Inventor： 李雄燮 ,  白石千 ,  辛镇铉

IPC: H01L27/11582 ,  H01L27/1157 ,  H01L27/11575 ,  H01L27/11556 ,  H01L27/11524

Abstract: 公开了半导体装置和非易失性存储装置。垂直NAND型存储装置包括在下面的基底上按交替的顺序布置的栅极间绝缘层和栅电极的垂直堆叠，所述基底包括在其中的单元阵列区和接触区。提供了至少一个NAND型沟道结构，所述NAND型沟道结构穿过栅极间绝缘层和栅电极的垂直堆叠垂直地延伸。栅电极中的在接触区的至少一部分上横向地延伸的一个第一栅电极的端部侧壁的垂直斜率不如在所述一个第一栅电极与基底之间延伸的多个第一栅电极的端部侧壁的垂直斜率陡峭。

公开(公告)号：CN110021607A

公开(公告)日：2019-07-16

申请号：CN201811632198.X

申请日：2018-12-29

Applicant: 三星电子株式会社

Inventor： 安钟善 ,  千志成 ,  权永振 ,  白石千 ,  李雄燮

IPC: H01L27/11529 ,  H01L27/11531 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11582

Abstract: 提供了一种三维半导体器件和一种形成三维半导体器件的方法。所述三维半导体器件包括：上基板；位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中，从而在所述延伸区域内布置成具有阶梯形状；以及至少一个贯穿区域，所述至少一个贯穿区域在所述存储单元阵列区域或所述延伸区域内穿过所述栅极堆叠结构，所述至少一个贯穿区域包括下部区域和比所述下部区域宽的上部区域。