公开(公告)号：CN117956790A

公开(公告)日：2024-04-30

申请号：CN202311391879.2

申请日：2023-10-25

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  赵银珠 ,  金根楠 ,  朴硕韩 ,  申硕浩 ,  慎重赞 ,  尹熙燦

IPC: H10B12/00

Abstract: 一种半导体存储器件可以包括：衬底，包括单元阵列区和连接区；位线，提供在衬底上并在第一方向上延伸；第一有源图案和第二有源图案，在每条位线上沿第一方向交替地布置；背栅电极，设置在第一有源图案和第二有源图案中的相邻的第一有源图案和第二有源图案之间，并在第二方向上延伸以与位线交叉；第一字线和第二字线，分别与第一有源图案和第二有源图案相邻设置并在第二方向上延伸；以及屏蔽导电图案，包括分别设置在位线中的相邻位线之间的线部分和共同连接到线部分的板部分。屏蔽导电图案的线部分在第一方向上的长度可以比位线在第一方向上的长度短。

公开(公告)号：CN110164867B

公开(公告)日：2023-09-29

申请号：CN201910108496.7

申请日：2019-02-03

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  金奉秀 ,  金志永 ,  金熙中 ,  朴硕韩 ,  李宪国 ,  黄有商

IPC: H10B41/20 ,  H10B43/20

Abstract: 本发明提供半导体存储器件，该半导体存储器件可包括在衬底上的第一堆叠和第二堆叠以及在第一堆叠和第二堆叠上的第一互连线和第二互连线。第一堆叠和第二堆叠中的每个可包括垂直堆叠在衬底上的半导体图案、分别连接到半导体图案的导线以及邻近半导体图案并且沿着垂直方向延伸的栅电极。第一堆叠可包括第一导线和第一栅电极，第二堆叠可以包括第二导线和第二栅电极。第一导线和第二导线的下表面可以是共面的。第一互连线可以电连接到第一导线和第二导线中的至少一条。第二互连线可以电连接到第一栅电极和第二栅电极中的至少一个。

公开(公告)号：CN109524383A

公开(公告)日：2019-03-26

申请号：CN201811091300.X

申请日：2018-09-18

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  李明东 ,  金熙中 ,  金桐 ,  金奉秀 ,  朴硕韩 ,  安佑松 ,  韩成熙 ,  黄有商

IPC: H01L23/522 ,  H01L23/528 ,  H01L21/768

CPC classification number: H01L29/0649 ,  H01L23/528 ,  H01L23/535 ,  H01L27/10814 ,  H01L27/10885 ,  H01L27/10888 ,  H01L27/10891 ,  H01L27/10894 ,  H01L27/10897 ,  H01L21/76802 ,  H01L21/76816 ,  H01L21/76831 ,  H01L21/76847 ,  H01L21/76877 ,  H01L23/5226 ,  H01L23/5283

Abstract: 一种半导体存储器件包括：衬底，包括有源区；字线，在所述衬底中，并且每个字线沿与衬底的上表面平行的第一方向延伸；位线结构，分别与有源区相连，并且每个位线结构沿与第一方向相交的第二方向延伸；以及间隔物结构，在所述位线结构中的相应位线结构的侧壁上。每个间隔物结构包括第一间隔物、第二间隔物和第三间隔物。第二间隔物设置在第一间隔物和第三间隔物之间，并且包括由第二间隔物的内表面限定的至少一个空隙。所述第二间隔物的高度大于所述至少一个空隙的高度。