公开(公告)号：CN116209273A

公开(公告)日：2023-06-02

申请号：CN202211194996.5

申请日：2022-09-28

Applicant: 三星电子株式会社

Inventor： 金注男 ,  朴世准 ,  李载德 ,  金嘉银

IPC: H10B43/35 ,  H10B43/27

Abstract: 公开了一种半导体器件，可以包括：多个栅电极，在衬底上在竖直方向上彼此间隔开；多个沟道结构，贯穿多个栅电极并在竖直方向上延伸；以及多条位线，布置在多个沟道结构上并连接到多个沟道结构。多条位线可以包括在彼此不同的竖直高度处以构成至少两个层的多条下位线和多条上位线。多条上位线可以在第一水平方向上彼此间隔开，并在与第一水平方向垂直的第二水平方向上彼此平行地延伸。可以在多条下位线中的彼此相邻的两条下位线之间限定下扩展空间。

公开(公告)号：CN115691618A

公开(公告)日：2023-02-03

申请号：CN202210790675.5

申请日：2022-07-05

Applicant: 三星电子株式会社

Inventor： 李惠志 ,  姜振圭 ,  李来泳 ,  朴世准 ,  李载悳 ,  韩龟渊

IPC: G11C16/14 ,  G11C16/34 ,  G11C16/08

Abstract: 一种半导体存储设备，包括源极层、沟道结构、在源极层上且在沟道结构的侧壁上间隔开的栅电极，以及公共源极线。栅电极包括第一字线组和第二字线组，第一字线组包括第一栅电极和第二栅电极，第二字线组包括第三栅电极和第四栅电极。响应于公共源极线的电压达到目标电压，半导体存储设备使得在第一擦除操作间隔中将抑制电压施加到第二字线组并将擦除电压施加到第一字线组，并且在第二擦除操作间隔中将抑制电压施加到第一字线组并将擦除电压施加到第二字线组。

公开(公告)号：CN115642181A

公开(公告)日：2023-01-24

申请号：CN202210859705.3

申请日：2022-07-20

Applicant: 三星电子株式会社

Inventor： 李载德 ,  金注男 ,  朴世准 ,  李来泳

IPC: H01L29/78 ,  H01L29/30

Abstract: 提供了一种半导体器件。该半导体器件可以包括：外围电路结构；存储单元块，布置在外围电路结构上并包括串，该串中的每一个包括串联连接并且在竖直方向上堆叠的下选择晶体管、存储单元晶体管和上选择晶体管；以及位线，在存储单元块上。位线可以包括与串中的第一串至第三串电连接的第一位线。第一串至第三串的下选择晶体管分别包括第一下选择栅电极至第三下选择栅电极。第二下选择栅电极可以布置在与第一下选择栅电极不同的竖直层级处，而第三下选择栅电极可以布置在与第一下选择栅电极相同的竖直层级处。

公开(公告)号：CN113851483A

公开(公告)日：2021-12-28

申请号：CN202110703157.0

申请日：2021-06-24

Applicant: 三星电子株式会社

Inventor： 金佑疆 ,  朴世准 ,  方孝济 ,  李载德 ,  李正勋

IPC: H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

Abstract: 一种半导体装置，包括：堆叠结构，其包括在竖直方向上间隔开的栅极层和层间绝缘层；沟道孔，其在竖直方向上穿透堆叠结构；核心区，其在沟道孔内延伸；沟道层，其设置在核心区的侧表面上；第一介电层、数据存储层和第二介电层，其设置在沟道层和栅极层之间；以及焊盘图案，其设置在核心区上、在沟道孔中、并且与沟道层接触。最上栅极层的第一部分的侧表面与沟道层的外侧表面之间的第一水平距离大于最上栅极层的第二部分的侧表面与焊盘图案的外侧表面之间的第二水平距离。

公开(公告)号：CN111081711A

公开(公告)日：2020-04-28

申请号：CN201911005796.9

申请日：2019-10-22

Applicant: 三星电子株式会社

Inventor： 朴世准 ,  刘民胎 ,  李载德

IPC: H01L27/11556

Abstract: 提供了一种可靠性得到改善的非易失性存储器装置。该非易失性存储器装置包括：模制结构，其包括顺序地堆叠在衬底上的第一绝缘图案、第一栅电极和第二绝缘图案；半导体图案，其穿透模制结构，连接到衬底，并在第一方向上延伸；第一电荷存储膜，其在第一方向上延伸，并位于第一绝缘图案与第二绝缘图案之间以及第一栅电极与半导体图案之间；以及阻挡绝缘膜，其位于第一栅电极和第一电荷存储膜之间，其中，第一电荷存储膜在第一方向上延伸的第一长度比阻挡绝缘膜在第一方向上延伸的第二长度长。