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公开(公告)号：CN116129967A
公开(公告)日：2023-05-16
申请号：CN202211369589.3
申请日：2022-11-03
Applicant: 三星电子株式会社
Abstract: 提供操作存储器系统的方法、存储器系统和存储器装置。所述操作包括包含多个存储器块的存储器装置和存储器控制器的存储器系统的方法包括：由存储器控制器检测具有大于或等于第一参考值的劣化计数的第一存储器块。由存储器控制器将用于第一存储器块的第一命令发送到存储器装置。由存储器装置响应于第一命令，通过将第一电压施加到连接到第一存储器块的多条字线中的全部并且将第二电压施加到连接到第一存储器块的位线来执行恢复操作。第一电压大于被施加以导通连接到所述多条字线中的全部的存储器单元的电压。第二电压大于在编程操作、读取操作或擦除操作期间施加到所述位线的电压。
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公开(公告)号：CN115996571A
公开(公告)日：2023-04-21
申请号：CN202211265456.1
申请日：2022-10-17
Applicant: 三星电子株式会社
Abstract: 提供了一种非易失性存储器装置。所述非易失性存储器装置包括：基底；堆叠结构，包括在水平方向上延伸的第一栅极层和在水平方向上延伸并且在竖直方向上与第一栅极层间隔开设置的第二栅极层；多个第一沟道结构，在竖直方向上穿透堆叠结构的第一沟道区域；多个第二沟道结构，在竖直方向上穿透堆叠结构的第二沟道区域；第一反熔丝结构和第二反熔丝结构，各自在竖直方向上穿透堆叠结构的反熔丝区域；第一反熔丝晶体管，通过第一反熔丝结构电连接到第一栅极层；以及第二反熔丝晶体管，通过第二反熔丝结构电连接到第二栅极层。
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公开(公告)号：CN115632040A
公开(公告)日：2023-01-20
申请号：CN202210807570.6
申请日：2022-07-08
Applicant: 三星电子株式会社
IPC: H01L23/538 , H10B41/30 , H10B43/30
Abstract: 提供了一种半导体器件。该半导体器件包括：在第一方向上交替布置的多个绝缘层和多个栅电极；以及在所述第一方向上穿过所述多个栅电极和所述多个绝缘层的多个沟道结构，其中，所述多个栅电极中的每一个包括：包括围绕所述多个沟道结构的内壁的第一导电层；以及在与所述第一方向垂直的第二方向上与所述多个沟道结构分离的第二导电层，其中，所述第二导电层的电阻率小于所述第一导电层的电阻率。
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Patent Agency Ranking
公开(公告)号：CN116343870A
公开(公告)日：2023-06-27
申请号：CN202211052693.X
申请日：2022-08-31
Applicant: 三星电子株式会社
Abstract: 提供了存储装置和操作存储装置的方法。所述存储装置包括非易失性存储器装置和用于控制非易失性存储器装置的操作的存储控制器。存储控制器将与将要被编程的数据相关的编程操作分配为第一编程操作和第二编程操作中的一个，控制非易失性存储器装置对第一存储器块执行第一编程操作、并对至少一个第二存储器块执行第二编程操作，并且控制非易失性存储器装置选择对处于擦除状态的第三存储器块的第一编程操作和对第二存储器块的第二编程操作中的一个、并在对第一存储器块的第一编程操作被完成之后执行选择的编程操作。
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公开(公告)号：CN115952027A
公开(公告)日：2023-04-11
申请号：CN202210882852.2
申请日：2022-07-26
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 一种存储设备，包括非易失性存储器件和被配置为控制非易失性存储器件的存储控制器。非易失性存储器件包括存储单元阵列，该存储单元阵列包括堆叠在衬底上的多条字线、设置在多个沟道孔中的多个存储单元、以及将多条字线划分为多个存储块的字线切割区。存储控制器将多个目标存储单元分组为外部单元和内部单元。存储控制器包括纠错码(ECC)解码器，该ECC解码器被配置为通过在对多个目标存储单元的读取操作期间获得外部单元比特和内部单元比特，并将不同的对数似然比(LLR)值应用于外部单元比特和内部单元比特来执行ECC解码操作。
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公开(公告)号：CN115910158A
公开(公告)日：2023-04-04
申请号：CN202210526718.9
申请日：2022-05-16
Applicant: 三星电子株式会社
Abstract: 提供了一种存储装置，所述存储装置包括NAND闪速存储器装置、辅助存储器装置和用于控制NAND闪速存储器装置和辅助存储器装置的存储控制器。存储控制器包括处理器、纠错码(ECC)引擎和存储器接口。处理器执行加载到片上存储器上的闪速转换层(FTL)。ECC引擎基于与NAND闪速存储器装置的目标页相关的目标存储器区域的错误属性来生成用于要存储在目标页中的用户数据的第一奇偶位，并且在处理器的控制下针对用户数据选择性地生成附加奇偶位。存储器接口将用户数据和第一奇偶位发送到NAND闪速存储器装置，并且选择性地将附加奇偶位发送到辅助存储器装置。
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公开(公告)号：CN115734619A
公开(公告)日：2023-03-03
申请号：CN202210915860.2
申请日：2022-08-01
Applicant: 三星电子株式会社
Abstract: 使用晶片到晶片键合的三维(3D)存储装置被公开。在所述存储装置中，第一芯片与第二芯片晶片键合，第一芯片包括外围电路区，外围电路区包括被配置为控制非易失性存储器(NVM)装置的操作模式的第一控制逻辑电路，第二芯片包括NVM单元的3D阵列，并且存储器控制器包括第三芯片，第三芯片包括控制电路区。第三芯片的控制电路区包括与NVM装置的操作条件相关联的第二控制逻辑电路，并且第二控制逻辑电路包括串行化/并行化(SERDES)接口，串行化/并行化接口被配置为共享存储器控制器中的随机存取存储器(RAM)并将数据发送到NVM装置和从NVM装置接收数据。
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公开(公告)号：CN115706107A
公开(公告)日：2023-02-17
申请号：CN202210892706.8
申请日：2022-07-27
Applicant: 三星电子株式会社
Abstract: 提供的是一种非易失性存储器件及包括其的存储装置。所述存储装置包括：第一芯片，所述第一芯片包括第一衬底和外围电路区域，所述外围电路区域包括被配置为控制所述非易失性存储器件的操作模式的第一控制逻辑电路；以及第二芯片，所述第二芯片包括第二衬底和非易失性存储单元的三维阵列。所述第二芯片可以垂直堆叠在所述第一芯片上，使得所述第一衬底的第一表面面对所述第二衬底的第一表面，并且所述第二芯片还可以包括第二控制逻辑电路，所述第二控制逻辑电路被配置为控制所述非易失性存储器件的操作条件并且被布置在所述第二衬底的第二表面上，所述第二衬底的所述第二表面与所述第二衬底的所述第一表面相对。
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