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公开(公告)号：CN113224049A
公开(公告)日：2021-08-06
申请号：CN202110161873.0
申请日：2021-02-05
Applicant: 三星电子株式会社
Abstract: 提供了包括标准单元的集成电路器件。标准单元可以包括：第一垂直场效应晶体管(VFET)，包括第一沟道区域并具有第一导电类型；以及第二VFET，包括第二沟道区域并具有不同于第一导电类型的第二导电类型。第一沟道区域和第二沟道区域中的每个可以在第一水平方向上纵向延伸，并且第一沟道区域可以在垂直于第一水平方向的第二水平方向上与第二沟道区域间隔开。
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公开(公告)号：CN112652537A
公开(公告)日：2021-04-13
申请号：CN202011072807.8
申请日：2020-10-09
Applicant: 三星电子株式会社
IPC: H01L21/336 , H01L21/8234 , H01L27/088 , H01L29/78
Abstract: 本发明构思提供了一种制造垂直场效应晶体管(VFET)的鳍结构的方法和通过该方法制造的鳍结构。所述方法包括：(a)图案化下层和沉积在下层上的上层，以形成分别在彼此垂直的两个方向上延伸的两个图案；(b)沿着下层和上层的通过图案化暴露的侧壁在所述两个图案中并排地形成第一间隔物和第二间隔物；(c)去除在下层的顶表面的水平之上的第一间隔物、第二间隔物和上层、以及在下层的顶表面的水平之下并在俯视图中通过所述两个图案暴露的第一间隔物；(d)去除在操作(c)之后保留在衬底上的下层、上层和第二间隔物；以及(e)除了衬底的位于在操作(d)之后保留在衬底上的第一间隔物之下的部分以外，向下蚀刻衬底，并去除保留的第一间隔物，从而获得鳍结构。
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公开(公告)号：CN114823674A
公开(公告)日：2022-07-29
申请号：CN202210099485.9
申请日：2022-01-27
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 提供了一种半导体器件及其制造方法。该半导体器件包括：在三维(3D)堆叠中的交叉联接栅极电路，包括多个晶体管，所述多个晶体管当中的第一晶体管的第一栅线连接到所述多个晶体管当中的第四晶体管的第四栅线，所述多个晶体管当中的第二晶体管的第二栅线连接到所述多个晶体管当中的第三晶体管的第三栅线；连接第一栅线和第四栅线的第一导体；连接第二栅线和第三栅线的第二导体。第一栅线和第二栅线分别布置在第三栅线和第四栅线上方。
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公开(公告)号：CN114512481A
公开(公告)日：2022-05-17
申请号：CN202111202233.6
申请日：2021-10-15
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234 , H01L29/06
Abstract: 提供一种混合多堆叠半导体器件及其制造方法。该混合多堆叠半导体器件包括纳米片堆叠和形成在纳米片堆叠之上的鳍式场效应晶体管(finFET)堆叠，其中纳米片堆叠包括形成在衬底之上并被第一栅极结构围绕的多个纳米片层，其中finFET堆叠包括被第二栅极结构围绕的至少一个鳍结构，其中所述至少一个鳍结构具有相对于纳米片堆叠的自对准形式，使得在所述至少一个鳍结构的最左侧表面与纳米片堆叠的左侧表面之间的左水平距离等于在所述至少一个鳍结构的最右侧表面与纳米片堆叠的右侧表面之间的右水平距离。
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公开(公告)号：CN114512480A
公开(公告)日：2022-05-17
申请号：CN202110972692.6
申请日：2021-08-24
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L27/092 , H01L29/78 , H01L21/336
Abstract: 公开了半导体器件、制造其的方法和包括其的半导体器件阵列。该方法包括：在至少一个衬底之上提供至少一个沟道结构；在执行栅极切割工艺之前，在所述至少一个沟道结构上沉积至少一个栅极遮罩层，使得所述至少一个栅极遮罩层形成在所述至少一个沟道结构的顶表面和侧表面上，并在所述至少一个衬底之上向外扩展以形成所述至少一个栅极遮罩层的外延伸部分，其中所述至少一个栅极遮罩层通过沉积相对于所述至少一个沟道结构自对准；以及去除所述至少一个栅极遮罩层的外延伸部分，使得在所述至少一个沟道结构两侧的所述至少一个栅极遮罩层具有相同的宽度。
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公开(公告)号：CN114388608A
公开(公告)日：2022-04-22
申请号：CN202110623194.0
申请日：2021-06-04
Applicant: 三星电子株式会社
IPC: H01L29/06 , H01L29/08 , H01L29/78 , H01L27/088
Abstract: 提供了一种具有台阶式多堆叠晶体管结构的半导体装置。该半导体装置包括：基底；第一晶体管，形成在基底上方，第一晶体管包括多个第一纳米片层的第一沟道组、围绕第一纳米片层的第一栅极结构以及在第一沟道组的两端处的第一源区/漏区和第二源区/漏区；以及第二晶体管，在竖直方向上形成在第一晶体管上方，第二晶体管包括多个第二纳米片层的第二沟道组、围绕第二纳米片层的第二栅极结构以及在第二沟道组的两端处的第三源区/漏区和第四源区/漏区，其中，第一沟道组具有比第二沟道组的宽度大的宽度，其中，第一纳米片层的数量比第二纳米片层的数量小，并且其中，第一纳米片层的有效沟道宽度的总和基本上等于第二纳米片层的有效沟道宽度的总和。
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公开(公告)号：CN112652580A
公开(公告)日：2021-04-13
申请号：CN202011071412.6
申请日：2020-10-09
Applicant: 三星电子株式会社
IPC: H01L21/8238 , H01L27/11 , H01L21/8244
Abstract: 本公开提供了形成集成电路器件的方法。所述方法可以包括：形成基板的虚设沟道区域和有源区域；在有源区域上形成底部源极/漏极区域；在虚设沟道区域的相对的侧表面上形成栅电极；以及分别在虚设沟道区域的相对的侧表面上形成第一间隔物和第二间隔物。栅电极可以包括在虚设沟道区域的相对的侧表面中的一个上的第一部分以及在底部源极/漏极区域和第一间隔物之间的第二部分。所述方法还可以包括通过用导电材料置换栅电极的第一部分而形成底部源极/漏极接触。底部源极/漏极接触可以将栅电极的第二部分电连接到底部源极/漏极区域。
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公开(公告)号：CN111916499A
公开(公告)日：2020-11-10
申请号：CN202010385780.1
申请日：2020-05-09
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/51 , H01L21/336
Abstract: 提供一种垂直场效应晶体管(VFET)器件及其制造方法。该VFET器件包括：鳍结构，形成在衬底上；栅极结构，包括形成在鳍结构的侧壁的上部上的栅极电介质层以及形成在栅极电介质层的下部上的导体层；顶部源极/漏极(S/D)区，形成在鳍结构和栅极结构之上；底部S/D区，形成在鳍结构和栅极结构之下；顶部间隔物，形成在栅极电介质层的上部上，并在顶部S/D区与导体层的顶表面之间；以及底部间隔物，形成在栅极结构与底部S/D区之间。栅极电介质层的顶表面定位在与顶部间隔物的顶表面相同或基本上相同的高度处、或者定位为低于顶部间隔物的顶表面，并高于导体层的顶表面。
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公开(公告)号：CN111916455A
公开(公告)日：2020-11-10
申请号：CN202010384755.1
申请日：2020-05-08
Applicant: 三星电子株式会社
IPC: H01L27/11519 , H01L27/11524 , H01L27/11565 , H01L27/1157 , H01L27/02
Abstract: 本发明提供了一种单元架构以及用于布置多个单元以形成单元架构的方法。单元架构至少包括在单元宽度方向上彼此相邻布置的第一单元和第二单元，其中，第一单元包括一鳍连接器，该一鳍连接器围绕第一单元的多个鳍之中的一个鳍形成并将第一单元的垂直场效应晶体管(VFET)连接至第一单元的电源轨，第二单元包括连接至第二单元的电源轨的连接器，其中第一单元的鳍和第二单元的连接器在单元架构中在单元宽度方向上彼此相邻布置，并且其中第一单元的一鳍连接器和第二单元的连接器合并。
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