用于卫星闭环仿真测试的太阳敏感器模拟器

    公开(公告)号:CN101726299A

    公开(公告)日:2010-06-09

    申请号:CN200910311102.4

    申请日:2009-12-09

    Abstract: 用于卫星闭环仿真测试的太阳敏感器模拟器,属于卫星测试领域。它将三类太阳敏感器的信号输出同时模拟实现。它利用正常指令控制计算机和故障指令控制计算机给FPGA现场可编程门阵列发送正常工作指令和故障工作指令,FPGA现场可编程门阵列的内部模块分别对两种指令进行接收并处理,由数据选择模块确保故障工作指令的优先执行,同时错误帧计数模块对正常工作指令中的错误工作指令个数进行计数,并传递给故障指令控制计算机,由FPGA现场可编程门阵列分别对0-1太阳信号源单元、模拟太阳信号源单元和数字太阳信号源单元输出控制数据使相应的太阳信号源单元输出电流。本发明用于卫星的闭环仿真测试中。

    一种电压-电流转换电路及应用这种转换电路的程控电流源

    公开(公告)号:CN101349927B

    公开(公告)日:2010-06-09

    申请号:CN200810137060.2

    申请日:2008-09-05

    Abstract: 一种电压-电流转换电路及应用这种转换电路的程控电流源,它涉及电子线路领域及电流源领域。本发明解决了现有电压-电流转换电路输出电流的变化范围小、不能双向输出和程控电流源精度低及体积过大而无法进行嵌入式开发的问题。一种电压-电流转换电路,运放A1的正输入端通过电阻R2与运放A2的负输入端和运放A2输出端连接,运放A1的输出端与运放A3正输入端连接并通过采样电阻Rs1与采样电阻Rs2的2脚和运放A2的正输入端连接,运放A3的负输入端与其输出端和采样电阻Rs2的1脚连接。应用电压-电流转换电路的程控电流源,现场可编程门阵列通过D/A转换模块与电压-电流转换电路的连接;本发明适用于惯导设备驱动,测量校准仪器的电流源输出等。

    基于LXI设备精密时间同步协议的嵌入式系统

    公开(公告)号:CN101359985A

    公开(公告)日:2009-02-04

    申请号:CN200810137176.6

    申请日:2008-09-24

    Abstract: 基于LXI设备精密时间同步协议的嵌入式系统,它涉及一种网络化测控设备的嵌入式时间同步系统,以解决现有的以太网同步控制系统存在的控制精度较低和利用专用芯片实现高精度同步带来的系统成本较高的问题。同步消息捕获单元将捕获或提取的同步消息的时间戳信息发送到时钟计算和控制单元;时钟计算和控制单元实现本地时钟的初始化配置和同步调整的控制,对网路线路延迟和时钟偏移实时计算,提供LXI精密时钟偏移信息、触发时间信息和触发控制信号;本地时钟同步单元对本地时钟计时和调整并将结果实时发送到时钟计算和控制单元;触发功能单元对本地设备的触发。本发明提高了同步精度和计时精度、能以较小成本实现纳秒级的同步精度和触发功能。

    适用于多扫描链设计芯核的SOC测试数据的压缩方法

    公开(公告)号:CN100454318C

    公开(公告)日:2009-01-21

    申请号:CN200710072150.3

    申请日:2007-04-29

    Abstract: 适用于多扫描链设计芯核的SOC测试数据的压缩方法,它涉及到SOC测试技术领域。它是为解决现有测试方法在对多扫描链设计芯核进行测试时,测试数据量过大,存在非模型故障的覆盖率不高且解码器的硬件代价过大而提出的。它的步骤一、将测试集TD按照多链形式排列;步骤二、用近似团划分算法分组;步骤三、将各组按降序排序;步骤四、设定字典条目数量E;步骤五、“0+索引编码”、“1+测试片段”表示各组测试片段,得到压缩后的测试集TE。本发明能直接用芯核厂商提供的测试数据,在不关心电路内部结构、不需要进行故障仿真和测试生成的条件下对多扫描链设计芯核进行测试数据压缩,压缩后的测试集仍然具有较高的故障覆盖率,且解码器硬件规模较小。

    一种大规模集成电路测试数据与测试功耗协同优化的方法

    公开(公告)号:CN101158706A

    公开(公告)日:2008-04-09

    申请号:CN200710144612.8

    申请日:2007-11-16

    Abstract: 一种大规模集成电路测试数据与测试功耗协同优化的方法。它涉及大规模集成电路的技术领域,是针对目前SOC测试技术中还没有能有效地同时降低测试数据量和测试功耗的方法而提出的。它的方法步骤为:分析电路内扫描单元相容性,将其分为三类;将各类中的扫描单元分别连接,构建带有“复制”机制的扫描链;根据新的扫描链结构调整测试向量集;采用基于重复性数据压缩的方法对测试集进行压缩,得到压缩后的测试集TE。进行测试时,压缩后的数据经解压缩电路被完全恢复,进行测试。本发明是一种集成电路的可测性设计方法;能降低电路在测试期间产生的功耗,因而保证其可靠性和可测性;能有效降低测试数据量,降低测试时间,减少ATE通道数量。

    一种基于启动间隔预测的CGRA映射加速方法

    公开(公告)号:CN118036519B

    公开(公告)日:2025-03-07

    申请号:CN202410001890.1

    申请日:2024-01-02

    Abstract: 本发明提供了一种基于启动间隔预测的CGRA映射加速方法,包括:步骤1:获取目标CGRA的架构信息;步骤2:基于目标CGRA的架构信息完成Offline建模;步骤3:根据实际采用的CGRA形状和Offline建模完成Online预测,得到启动间隔;步骤4:根据启动间隔,可开展CDFG到实际采用的CGRA形状上的高速映射。本发明在Offline建模中,仅需要进行少量映射,并借助Excel对映射结果开展线性回归,即可得到相对精确的模型参数k和b,经验丰富的操作人员可在5分钟内完成单个CDFG的Offline建模,人工代价和时间成本可忽略不计,同时本发明方法相比于原始映射方法,可实现1~3.9倍、平均1.58倍的CGRA映射加速。

    一种机载嵌入式实时大点数时序信号处理方法

    公开(公告)号:CN113673091B

    公开(公告)日:2024-07-16

    申请号:CN202110843049.3

    申请日:2021-07-26

    Abstract: 本发明是一种机载嵌入式实时大点数时序信号处理方法。本发明通过数据缓存区缓存服务器通过千兆网口发送的参数描述包和400路采样率为1kHz、2kHz、4kHz、8kHz的时间序列数据,用于存储400路时间序列数据处理过程中的中间计算结果和千兆网口发送前的最终计算结果;通过顶层控制来控制机载嵌入式实时大点数时序信号处理模块的总体调度,根据数据接收、数据存储、数据处理之间关系进行调度;可编程逻辑部分由FFT、极值提取、功率谱密度计算、阻尼计算、阈值判断、信号周期性判断等大点数时序信号加速计算模块组成,将接收到的400路采样率为1kHz、2kHz、4kHz、8kHz的大点数时序信号数据进行实时处理。

    一种基于启动间隔预测的CGRA映射加速方法

    公开(公告)号:CN118036519A

    公开(公告)日:2024-05-14

    申请号:CN202410001890.1

    申请日:2024-01-02

    Abstract: 本发明提供了一种基于启动间隔预测的CGRA映射加速方法,包括:步骤1:获取目标CGRA的架构信息;步骤2:基于目标CGRA的架构信息完成Offline建模;步骤3:根据实际采用的CGRA形状和Offline建模完成Online预测,得到启动间隔;步骤4:根据启动间隔,可开展CDFG到实际采用的CGRA形状上的高速映射。本发明在Offline建模中,仅需要进行少量映射,并借助Excel对映射结果开展线性回归,即可得到相对精确的模型参数k和b,经验丰富的操作人员可在5分钟内完成单个CDFG的Offline建模,人工代价和时间成本可忽略不计,同时本发明方法相比于原始映射方法,可实现1~3.9倍、平均1.58倍的CGRA映射加速。

    一种基于CSD编码动态可配置的常数乘法器实现方法

    公开(公告)号:CN117992012A

    公开(公告)日:2024-05-07

    申请号:CN202410022251.3

    申请日:2024-01-08

    Abstract: 本发明提出一种基于CSD编码动态可配置的常数乘法器实现方法,所述方法包括以下步骤:步骤一:数据分析,步骤二:数据预编码,步骤三:乘法器结构实现。所述实现方法能够实现低资源消耗的基于CSD编码的乘法器,能够支持在结构不变的情况下实现运行时可配置的效果,并支持多种窗函数、滤波器系数和旋转因子,能够应用于多种场景。

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