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公开(公告)号：CN115696932A
公开(公告)日：2023-02-03
申请号：CN202211362443.6
申请日：2022-11-02
Applicant: 中国科学院微电子研究所
Abstract: 本申请实施例提供了一种相变存储器的制造方法，通过在第一方向刻蚀第一相变存储层形成第一层相变存储结构，而后在第二方向刻蚀第一相变存储层和第二相变存储层形成第一连续相变存储结构，该结构中包括已经经过2次刻蚀的第一层相变存储层，形成1个立体的相变存储单元，继续在第一方向刻蚀第二相变存储层形成第二层相变存储结构，此时第二相变存储层也经过2次刻蚀，形成另外1个立体的相变存储单元，也就是说，通过总共3次刻蚀，形成了包括2个相变存储单元的三维相变存储器，大大降低了相变存储器在制造过程中的刻蚀次数，降低刻蚀成本，简化了制造流程，提高制造效率。
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公开(公告)号：CN115547815A
公开(公告)日：2022-12-30
申请号：CN202211065605.X
申请日：2022-09-01
Applicant: 中国科学院微电子研究所
IPC: H01L21/027 , G03F1/76 , G03F1/46
Abstract: 本发明涉及一种新的叠层结构，通过将传统叠层结构中的旋涂有机碳层替换成能够利用显影液图形化的有机涂层，避免了干法刻蚀对工艺要求苛刻的问题，降低了图形转移成本。此外，本发明的有机涂层还能够通过湿法去除，当需要返工时，通过湿法去除有机涂层，即可分离出衬底，大大降低返工难度，并且不对衬底造成损伤，从而避免形成缺陷。本发明还涉及上述叠层结构的制备方法、图形转移方法和返工方法。
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公开(公告)号：CN115083501A
公开(公告)日：2022-09-20
申请号：CN202110275054.9
申请日：2021-03-15
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G11C29/12
Abstract: 本申请公开了一种测试元件组及测试方法，通过将设计于存储器中的位线感测放大器的电路结构复制到测试元件组中，并将每一位线感测放大器中用于连接位线和参考位线的端子分别作为测试端的同时，将用于连接位线的端子合并起来连接到一电压输入线，将用于连接参考位线的端子合并起来连接到另一电压输入线，从而通过向两条电压输入线同时输入电源电压或接地电压，以选择性测量各个位线感测放大器在两种输入情况下的电流。由于位线感测放大器是影响存储器读写速度的主要电路，因此测量的电流分布可以反映存储器的局部差异数据，由这些局部差异数据可以对半导体存储器器件的读写速度进行评估。
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公开(公告)号：CN113380942B
公开(公告)日：2022-09-16
申请号：CN202110610839.7
申请日：2021-05-31
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种约瑟夫森结的制备方法及约瑟夫森结，包括以下步骤：提供一衬底，在衬底上形成牺牲层，在牺牲层上形成感光层，在牺牲层中形成第一沟道，在感光层中形成第二沟道；衬底在第一沟道、第二沟道处形成衬底暴露区；在衬底暴露区、感光层表面形成第一超导金属材料层；氧化第一超导金属材料层，形成第一绝缘材料层；去除牺牲层和感光层；去除第一超导金属材料层表面的第一绝缘材料层；氧化第一超导金属材料层，形成第二绝缘材料层；在第二绝缘材料层表面、衬底表面形成第二超导金属材料层；图形化第二超导金属材料层，刻蚀至第二绝缘材料层，第二超导金属材料层与带有第二绝缘材料层的第一超导金属材料层交叉形成约瑟夫森结。
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公开(公告)号：CN112635314B
公开(公告)日：2022-09-02
申请号：CN202011436076.0
申请日：2020-12-10
Applicant: 中国科学院微电子研究所
IPC: H01L21/28 , H01L29/417 , H01L21/336
Abstract: 本发明涉及一种形成源/漏接触的方法及晶体管的制作方法。形成源/漏接触的方法：刻蚀出源极接触孔和漏极接触孔，所述源极接触孔底部为所述源极裸露的表面，所述漏极接触孔底部为所述漏极裸露的表面；在所述源极接触孔和所述漏极接触孔内选择性外延生长高掺杂的SixGe1‑x层，所述高掺杂的类型与源极、漏极的掺杂类型相同，0≤x≤1；在所述源极和所述漏极裸露的表面形成激光吸收层，其余结构表面形成激光反射层；对所述激光吸收层进行激光退火，发生熔融；去除所述激光吸收层和所述激光反射层；之后在所述源极接触孔和所述漏极接触孔内分别沉积金属，形成源极接触和漏极接触。本发明能有效降低源漏接触电阻。
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Patent Agency Ranking
公开(公告)号：CN114709222A
公开(公告)日：2022-07-05
申请号：CN202210167253.2
申请日：2022-02-23
Applicant: 中国科学院微电子研究所
IPC: H01L27/12 , H01L23/552 , H01L21/762
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于抑制环栅晶体管中寄生沟道的漏电，提升包括该环栅晶体管的半导体器件的工作性能。所述半导体器件包括：衬底、环栅晶体管和隔离层。环栅晶体管形成在衬底上。隔离层至少填充在衬底与环栅晶体管具有的栅堆叠结构之间，且隔离层至少位于环栅晶体管具有的沟道的下方。隔离层覆盖衬底的面积小于或等于栅堆叠结构覆盖衬底的面积。本发明提供的半导体器件的制造方法用于制造上述半导体器件。
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公开(公告)号：CN114709175A
公开(公告)日：2022-07-05
申请号：CN202210224579.4
申请日：2022-03-09
Applicant: 中国科学院微电子研究所
IPC: H01L21/8234 , H01L27/088
Abstract: 本发明公开一种半导体器件的制造方法，涉及半导体技术领域，以在去除对应第一区域上的第一栅极时，防止对应第二区域上的第一栅极遭到破坏。所述半导体器件的制造方法包括：在衬底具有的第一区域上形成至少一层第一纳米线或片、以及在衬底具有的第二区域上形成至少一层第二纳米线或片。形成第一掩膜层和第二掩膜层。第一掩膜层至少填充在空隙内。第二掩膜层覆盖在第二区域上。第一掩膜层和第二掩膜层的刻蚀选择比大于预设阈值。在第二掩膜层的掩膜作用下，去除第一掩膜层对应第一区域的部分，并去除对应第一区域上的第一栅极。至少在位于至少一层第一纳米线或片外周的第一栅介质层上形成第二栅极，第二栅极和第一栅极所含有的材料和/或厚度不同。
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公开(公告)号：CN114613770A
公开(公告)日：2022-06-10
申请号：CN202210200010.4
申请日：2022-03-02
Applicant: 中国科学院微电子研究所
IPC: H01L27/088 , H01L29/775 , H01L21/8234 , B82Y10/00
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于解决核心器件与输入/输出器件的器件结构均为环栅晶体管时兼容性差的问题。所述半导体器件包括：衬底、第一环栅晶体管和第二环栅晶体管。第一环栅晶体管形成在衬底具有的第一元件区上。第一环栅晶体管具有的至少一层第一纳米线或片的外周依次环绕有第一栅介质层和第二栅介质层。第二环栅晶体管形成在衬底具有的第二元件区上。第二环栅晶体管具有的至少一层第二纳米线或片的外周环绕有第三栅介质层。第一栅介质层和第二栅介质层的总厚度大于第三栅介质层的厚度。第一纳米线或片的厚度小于第二纳米线或片的厚度。半导体器件包括的第一纳米线或片的层数等于第二纳米线或片的层数。
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公开(公告)号：CN114566549A
公开(公告)日：2022-05-31
申请号：CN202210131205.8
申请日：2022-02-11
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336
Abstract: 公开了一种半导体器件及其制造方法。根据实施例，半导体器件可以包括：衬底；沟道部，包括：第一部分，包括相对于衬底突出的鳍状结构；第二部分，在第一部分上方且与第一部分间隔开，包括一个或多个彼此间隔开的纳米线或纳米片；源/漏部，设于沟道部在第一方向上的相对两侧，与沟道部相接；以及栅堆叠，在衬底上沿与第一方向交叉的第二方向延伸，以与沟道部相交。
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