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公开(公告)号：CN101078944B
公开(公告)日：2010-05-26
申请号：CN200710022265.1
申请日：2007-05-11
Applicant: 东南大学
IPC: G06F1/08 , H03K5/1252
Abstract: 一种时钟切换电路，尤其是涉及一种无毛刺时钟切换电路。包括有数据选择器、级联的三级同步电路、延时电路和门控电路，数据选择器切换输入的时钟信号产生有毛刺的时钟信号，三级同步电路同步于数据选择器输出的时钟信号，第一级同步电路和第三级同步电路的输出信号在门控电路中进行异或，用于屏蔽时钟信号切换后产生的毛刺，延时电路使时钟信号延时，避免时钟信号边沿与同步电路输出的电平同时翻转，从而产生新的毛刺，本发明时钟切换电路用于具有多路时钟信号的系统中，实现时钟的无毛刺切换。
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公开(公告)号：CN101699561A
公开(公告)日：2010-04-28
申请号：CN200910213432.X
申请日：2009-11-06
Applicant: 东南大学
IPC: G11C7/12
Abstract: 一种用于亚阈值存储单元阵列的位线漏电流补偿电路，设置第一、第二两补偿晶体管的源端均连接电源电压，栅端与各自的体端连接并分别与第一、第二屏蔽传输门的输入端连接作为位线端及位线的非端，第一、第二两补偿晶体管的漏端分别连接第一、第二屏蔽传输门的输出端并分别同时连接第一、第二逻辑存储电容后接地；第一、第二屏蔽传输门中各自PMOS管的体端与栅端相连，分别作为各自屏蔽传输门的控制端，第一、第二屏蔽传输门中各自NMOS管的体端与栅端相连，分别作为各自屏蔽传输门的互补控制端，第一、第二屏蔽传输门中各自的PMOS管的源端与NMOS管的漏端相连至各自的输入端，PMOS管的漏端与NMOS管的源端相连至各自的输出端，第一、第二预充平衡晶体管的源端均连接电源电压，漏端分别与位线及位线的非端连接；第三预充平衡晶体管的源漏端分别接位线和位线的非端；第一、第二、第三3个预充平衡晶体管的栅端连接在一起并连接到预充平衡信号。
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公开(公告)号：CN100595738C
公开(公告)日：2010-03-24
申请号：CN200810156535.2
申请日：2008-09-28
Applicant: 东南大学
IPC: G06F12/08
Abstract: 一种面向嵌入式应用的软件可控Cache的实现方法，基于传统的嵌入式Cache结构，增加了一个Cache控制器，用于实现如下的三种操作：访问开销代价大且生命期均匀分布的数据，在Cache中保留副本；造成Cache预取时间局部性下降的数据，由处理器直接与外存通信；某一时刻被频繁访问的数据，在其有效生命期内，优先停留在Cache中。其步骤如下：在关闭Cache缓存功能的条件下运行应用程序，得到访问记录；根据访问记录，选取标记数据块；根据标记数据块的特点，生成标记信息表的内容，加载到Cache控制器中，控制Cache的操作过程。其中，标记信息表的内容可以在系统运行过程中为软件动态地配置。
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公开(公告)号：CN101640533A
公开(公告)日：2010-02-03
申请号：CN200910184797.4
申请日：2009-08-14
Applicant: 东南大学
IPC: H03L7/08
Abstract: 一种全数字锁相环的快速锁定方法，用于对设有包括鉴相鉴频器，时间数字转换器，数字滤波器，数控振荡器和分频器构成的全数字锁相环在短时间内锁定频率，其特征在于：通过设计的算法找到控制数控振荡器频率的一个控制字，受该控制字控制的数控振荡器输出的时钟经过分频后得到分频时钟，该分频时钟频率与参考时钟频率相近，然后基于鉴相鉴频器鉴出的参考时钟和分频时钟之间的相位差，来控制数控振荡器进行锁定；该全数字锁相环设有快速频率捕获和锁相两个环路，两个环路交替工作，首先由快速频率捕获环路完成频率捕获，然后再由锁相环路完成精确锁定。
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公开(公告)号：CN101398786A
公开(公告)日：2009-04-01
申请号：CN200810156535.2
申请日：2008-09-28
Applicant: 东南大学
IPC: G06F12/08
Abstract: 一种面向嵌入式应用的软件可控Cache的实现方法，基于传统的嵌入式Cache结构，增加了一个Cache控制器，用于实现如下的三种操作：访问开销代价大且生命期均匀分布的数据，在Cache中保留副本；造成Cache预取时间局部性下降的数据，由处理器直接与外存通信；某一时刻被频繁访问的数据，在其有效生命期内，优先停留在Cache中。其步骤如下：在关闭Cache缓存功能的条件下运行应用程序，得到访问记录；根据访问记录，选取标记数据块；根据标记数据块的特点，生成标记信息表的内容，加载到Cache控制器中，控制Cache的操作过程。其中，标记信息表的内容可以在系统运行过程中为软件动态地配置。
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Patent Agency Ranking
公开(公告)号：CN101144857A
公开(公告)日：2008-03-19
申请号：CN200710133933.8
申请日：2007-10-16
Applicant: 东南大学
Abstract: 本发明提出了一种二级数字下变频的低功耗GPS接收机结构，在传统接收机接收通道之前引入预下变频电路，该电路将GPS信号搬移到近似零频处，并将其转化为正交信号；下变频之后的GPS数字信号通过抽取减小采样频率和采样数据，并且提供给后续的GPS接收通道，后续的GPS接收通道不采样CLKH，而是由预下变频电路产生的CLKL驱动；接收通道与传统接收器中的接收通道结构完全一致，只是驱动时钟为CLKL。通过预下变频将1－5MHz左右的中频信号下变频到近似零中频，抽取并将GPS数字信号的采样频率降低，从而达到降低GPS跟踪功耗的目的。
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公开(公告)号：CN101109801A
公开(公告)日：2008-01-23
申请号：CN200710024877.4
申请日：2007-07-06
Applicant: 东南大学
Abstract: 本发明公开了一种全球定位系统相关器电路，包括：6位全加器、寄存器组、锁存器组和时钟产生电路，6位全加器与寄存器组连接，寄存器组与锁存器组连接，时钟产生电路的第一时钟信号作寄存器组的开关控制信号，时钟产生电路的第二时钟信号作寄存器组的复位信号和锁存器组的开关控制信号，在6位全加器与锁存器组之间设有14位计数器，14位计数器功能控制端C与6位全加器最高位进位信号端连接，14位计数器的14个输出端分别与锁存器组的第七至第二十输入端连接，时钟产生电路产生的第一时钟信号同时用作14位计数器的时钟信号，时钟产生电路产生的第二时钟信号经过延时单元延时后形成第三时钟信号，该第三时钟信号用作14位计数器的复位信号。
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公开(公告)号：CN1606096A
公开(公告)日：2005-04-13
申请号：CN200410065237.4
申请日：2004-11-03
Applicant: 东南大学
IPC: G11C11/413
Abstract: 低位线摆幅的低功耗静态随机存储器是一种高性能存储器的设计，该存储器包括基于电荷共享的预充电电路、存储体单元、行解码器、列解码器、选择器、读写控制电路、灵敏放大器、输入处理电路；其中，基于电荷共享的预充电电路的“位线”端分别接选择器的“双向端口”，行解码器与“字线”相接，在每对两相邻的“位线”上分别接有一个存储体单元，存储体单元的“字线”端接在“字线”上；列解码器输出端分别接选择器的“使能信号”端；读写控制电路的输入端接读写信号，输出端中的“放大器使能信号”接灵敏放大器，输出端中的“写使能信号”接输入处理电路；输入处理电路的输出端分别接灵敏放大器以及选择器的输入端。
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公开(公告)号：CN117992712A
公开(公告)日：2024-05-07
申请号：CN202410045446.X
申请日：2024-01-12
Applicant: 东南大学
Abstract: 本发明公开了一种基于计算超表面的复数矩阵方程求解器，属于智能超表面与波计算领域，求解器由一个2N端口传输网络和N个耦合器构成，可以准光速求解任意形如K·x+c＝0的N维复数矩阵方程。所提出的求解器的原型样机被制作，其输出解与方程的准确解吻合良好，验证了本发明的求解能力。本发明能够实时输出复数矩阵方程的解，且具有成本低、复杂度低、设计步骤简单等特点，为可编程波空间计算机的设计奠定了基础，具有广泛的应用前景。
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公开(公告)号：CN116463060B
公开(公告)日：2024-03-12
申请号：CN202310276425.4
申请日：2023-03-21
Applicant: 东南大学
IPC: C09D195/00 , C09D7/65 , C09D7/63
Abstract: 一种净味耐候型高速铁路沥青混凝土防水封闭层用复合改性沥青及其制备方法，所述复合改性沥青的原料按质量份数配比如下：基质沥青60~74.8份、复合改性物20～30份、自由基捕获剂1～2份、橡胶油5~10份、交联剂0.2~0.4份，其中，所述复合改性物的原料按质量份数配比如下：SBS共聚物20～40份、活化胶粉55～75份、马来酸酐3～6份、交联控制剂0.2~0.4份。本发明将特定处理后的活化胶，SBS，马来酸酐及交联控制剂先造粒形成一定大小的复合胶粒，能够与沥青更好的相容，并且控制交联密度可有效降低改性沥青的黏度，使得材料更适合于制备低空隙率、超长使用寿命要求的高速铁路防水封闭层用沥青混凝土。
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