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公开(公告)号：CN103067718B
公开(公告)日：2015-10-14
申请号：CN201310036229.6
申请日：2013-01-30
Applicant: 上海交通大学
IPC: H04N19/122 , H04N19/176 , H04N19/625 , H04N19/436
Abstract: 本发明涉及一种适用于数字视频编解码的一维离散余弦逆变换模块电路，包括输入输出接口、模块控制器和多个IDCT单元处理器，所述的输入输出接口包括数据输入接口、数据输出接口、指示信号输入接口和模式信号输入接口，所述的数据输入接口、数据输出接口分别与IDCT单元处理器连接，所述的指示信号输入接口和模式信号输入接口分别与模块控制器连接，所述的模块控制器分别与多个IDCT单元处理器控制连接，所述的多个IDCT单元处理器之间两两连接。与现有技术相比，本发明具有可适用在HEVC视频编解码标准中定义的四种尺寸图像数据块4×4，8×8，16×16，32×32的IDCT运算等优点。
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公开(公告)号：CN104615829A
公开(公告)日：2015-05-13
申请号：CN201510067789.7
申请日：2015-02-09
Applicant: 上海交通大学
IPC: G06F17/50
Abstract: 本发明公开了一种频率感知的快速DFF软错误率评估方法，用于评估DFF由于中子辐射而发生的软错误率，包括在DFF的工作频率范围内选定多个工作频率，获取DFF的与这些选定的工作频率一一对应的多个软错误率，对这些软错误率与选定的工作频率进行拟合，获得软错误率相关于工作频率的函数关系，根据该函数关系，获得工作在任意工作频率的DFF的软错误率。本发明相应地公开了一种频率感知的快速DFF软错误率评估系统。本发明针对现有方法评测速度慢的问题，解决了时序逻辑部件的快速软错误率评测问题，以本发明为基础进行方法的组合与扩展可以同时解决评测速度与时序逻辑电路评测的问题。
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公开(公告)号：CN104615496A
公开(公告)日：2015-05-13
申请号：CN201510052052.8
申请日：2015-01-30
Applicant: 上海交通大学
IPC: G06F9/48
Abstract: 本发明提供一种基于多层次异构结构的可重构架构的并行扩展方法，其中所述基于多层次异构结构的可重构架构包括用于可重构计算的处理单元阵列、用于控制所述处理单元阵列的协控制器，以及用于调度、启动与运行所述协控制器的主控制器，面向上述可重构架构，本发明的扩展方法在ANSI C基础上扩展并定义三类函数：普通函数、任务函数与子任务函数，相互之间能实现灵活调用，因此能充分实现复杂的并行模式，有效挖掘多层次异构结构可重构架构的并行计算能力。
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公开(公告)号：CN103745069A
公开(公告)日：2014-04-23
申请号：CN201410037785.X
申请日：2014-01-26
Applicant: 上海交通大学
Abstract: 本发明提供了一种三维集成电路中TSV的信号传输及功耗模型的建立方法，包括：根据工艺参数计算物理模型的等效RLGC电路模型各部分的阻抗；根据高频信号传输条件下的平行双线耦合模型和等效RLGC电路模型的各部分的阻抗生成等效RLGC电路模型；根据等效RLGC电路模型得到简化得到单个TSV动态功耗电路模型，计算单个TSV动态功耗电路模型中的TSV动态功耗。本发明得到的等效RLGC电路模型和单个TSV动态功耗电路模型有着快速便捷、准确性高的优点，方便地了解TSV传输特性，及便捷地了解单个TSV动态功耗电路模型中的TSV动态功耗情况。
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公开(公告)号：CN103532542A
公开(公告)日：2014-01-22
申请号：CN201310483269.5
申请日：2013-10-15
Applicant: 上海交通大学
IPC: H03K19/094
Abstract: 本发明公开了一种用于时钟树的反相器电路，该反相器电路包括一对串联的PMOS管与NMOS管，该PMOS管与该NMOS管的栅极相连，漏极相连，该反相器电路的输入接在该PMOS管与该NMOS管的栅极，输出接在该PMOS管与该NMOS管的漏极，该PMOS管的源极接电源，该NMOS管的源极接地，本发明之反相器电路在最低1.0V工作电压下也能保持延时平衡。
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Patent Agency Ranking
公开(公告)号：CN102340668B
公开(公告)日：2013-07-17
申请号：CN201110294977.5
申请日：2011-09-30
Applicant: 上海交通大学
Abstract: 本发明涉及一种基于可重构技术的MPEG2亮度插值的实现方法，包括以下步骤：首先，进行算法分析，根据MPEG2亮度插值的定义设计出DFG，得到算法的数据传输需求；其次，根据算法分析的结果和可重构阵列的架构，对数据流图进行分割和映射，设计出最优的数据传输的方案；然后，根据上面两步的结果，利用配置工具，生成可重构阵列的配置字；最后，通过ARM处理器将配置信息载入到可重构阵列的配置信息存储器中，以此将可重构阵列配置成为一个专用于执行MPEG2亮度插值的加速模块。本发明优于纯软件的方式，可以更好的满足视频解码的实时性要求，可以大大的节省开发时间和开发费用，实用性很高。
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公开(公告)号：CN102156666B
公开(公告)日：2012-11-28
申请号：CN201110099347.2
申请日：2011-04-20
Applicant: 上海交通大学
IPC: G06F9/50
Abstract: 一种计算机应用技术领域的用于粗粒度可重构阵列处理器资源调度的温度优化方法，通过在算法任务编译流程中执行硬件资源调度时开始进行温度优化策略初始化；选择初始资源调度方案并通过计算任务节点进行数据相关性约束的阵列资源初始调度，每个计算任务节点都由一个可重构硬件阵列处理器的阵列单元来完成；最后随机重新选择计算任务的调度位置并通三过重新求解热方程获取预测的温度值，据此选取更优化的资源调度方案，以降低器件在运行时的温度分布，当达到优化次数或者设定的优化温度则停止优化过程并选取当前最优的方案作为最终资源调度方案。
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公开(公告)号：CN102751979A
公开(公告)日：2012-10-24
申请号：CN201210243541.8
申请日：2012-07-13
Applicant: 上海交通大学
IPC: H03K19/0948
Abstract: 本发明提供一种亚阈值低功耗的全加器具有第一至第三输入端、进位输出端和加和输出端，所述全加器的最低工作电压小于等于0.21V，所述全加器包括，第一级电路，其输出端接第一节点，所述第一级电路用于输出进位相关信号；缓冲器，其输入端接所述第一节点，其输出端接第二节点，所述第二节点接所述进位输出端；第二级电路，其输入端接所述第二节点，所述第二级电路用于输出加和相关信号。本发明所述亚阈值低功耗的全加器适用于亚阈值低电压条件，电路工作条件覆盖所有的工艺角和苛刻的温度范围(-40℃至100℃)，克服了制造过程中工艺偏差带来的电路特性偏差，同时使得电路能够在不同环境下正常工作，适用于无线传感网络的节点电路。
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公开(公告)号：CN101951521B
公开(公告)日：2012-08-22
申请号：CN201010525777.1
申请日：2010-10-30
Applicant: 上海交通大学
IPC: H04N7/26
Abstract: 一种数字视频技术领域的针对扩展可变块的视频图像运动估计方法，通过将正方形宏块划分为若干基本块条带进行SAD值的计算；将第一步得到的所有基本块条带的SAD值与该基本块条带所属的同一个宏块中的其他基本块条带的SAD利用加法树结构进行叠加，得到正方形宏块的SAD值；利用正方形宏块的SAD值得到最小SAD值，即可得到最佳匹配块和其对应的运动向量，得到匹配块的信息，从而对其进行编码，完成运动估计。本发明通过SAD模块对输入的搜索区域的基本块条带及参考块的基本块条带的数据的运算，再将得到的基本块条带的SAD值输入SAD值叠加模块，得到大的宏块的SAD值。
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公开(公告)号：CN102545837A
公开(公告)日：2012-07-04
申请号：CN201210024756.0
申请日：2012-02-03
Applicant: 上海交通大学
Abstract: 本发明提供一种用于亚阈值电路的D触发器电路结构，在传统的mC2MOS结构上进行了调整，主级反相器和从级反相器分别移到主级反馈环路单元和从级反馈环路单元的输入到输出的数据通路上，从而将主级反馈环路单元和从级反馈环路单元输出端均与时钟信号分开，从而使主级第一类钟控互补单元和从级第一类钟控互补单元中的时钟信号不再直接影响其输出端从而消除了输出结果的毛刺，使电路输出更加稳定；同时，通过增大了NMOS管和PMOS管的宽长比，增大上拉电路的工作电流，避免了工艺偏差和温度的影响的缺点。
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