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公开(公告)号：CN105653790B
公开(公告)日：2019-03-29
申请号：CN201511018113.5
申请日：2015-12-29
Applicant: 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开了一种基于人工神经网络的乱序处理器Cache访存性能评估方法，访存指令乱序执行，使得利用二进制执行工具提取的堆栈距离分布在预测LRU‑Cache访存行为时精度不高。本发明将红黑树与哈希表结合，设计基于Cache组关联结构的堆栈距离提取算法，并分别计算访存顺序与乱序执行的堆栈距离分布。利用BP神经网络拟合访存顺序执行的堆栈距离分布与访存缺失次数。将基于二进制执行工具提取的堆栈距离分布导入训练好的神经网络中，可高精度地预测Cache访存行为。本发明采用人工神经网络，有效地解决了利用二进制执行工具提取的堆栈距离分布在预测Cache访存行为上精度不高的问题。
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公开(公告)号：CN105677584B
公开(公告)日：2019-01-04
申请号：CN201511018082.3
申请日：2015-12-29
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F12/0862 , G06F12/0893
Abstract: 本发明公开了一种基于统计推演的期望堆栈距离快速提取方法，在借助Gem5获取目标程序访存Trace流的基础上，依照执行顺序对每次访存请求进行标号。并利用红黑树索引结构记录访存地址及标号；当重用产生时，通过将当前请求执行标号同红黑树中记录的前次访存标号相减，获取重用距离；本发明通过采样的方法，找出重用距离与基于Cache组关联的重用距离之间的转换关系，推导了重用距离分布与期望堆栈距离分布之间的转换关系。由于重用距离提取时间成本较低，且基于Cache组关联结构的期望堆栈距离分布可从上述的两次转换过程中获得。所以，本发明大幅提升了利用堆栈距离评估LRU‑Cache访存行为的速度。
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公开(公告)号：CN119766225A
公开(公告)日：2025-04-04
申请号：CN202411833259.4
申请日：2024-12-13
Applicant: 东南大学
IPC: H03K19/0175 , H03K19/003 , H03K19/01
Abstract: 本发明公开了一种采用氮化镓全集成工艺基于高压电容的电平移位电路，包括抗噪电平转换单元、噪声钳位单元、高速锁存单元、复位单元；抗噪电平转换单元能够实现低侧输入信号到高侧输出信号的转换，而且其对称结构能够有效抑制共模噪声；噪声钳位单元功能是有效抑制dVS/dt噪声对电路影响以及钳位关键节点电压防止击穿；高速锁存单元功能是将输入脉冲信号快速还原为电平信号；复位单元的功能是产生脉冲信号打开开关管帮助关键节点泄放电荷；上述整体电路能较好解决传统电平移位电路在电路功耗与传输延时的折衷问题、电平移位电路延迟随VS变化以及受dVS/dt噪声影响失效的问题。
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公开(公告)号：CN118900017A
公开(公告)日：2024-11-05
申请号：CN202410944411.X
申请日：2024-07-15
Applicant: 东南大学
Abstract: 本发明公开了一种应用于多相Buck变换器的双环路高动态控制方法，通过选用合适的环路控制模式并对其中电路进行优化以适应工作场景，并结合相位交错并联工作模式以及分离开关功率器件，最终实现大负载供电，高动态的情况下具有较高的效率以及良好的芯片工作性能，以解决输出电压的精度低和稳定性差的技术问题。本发明所采用的多相电路可有效地消除低频扰动，引入多相并联结构后，工作时，其存在输出纹波消除的占空比，在这个占空比下，输出电容上流过的动态电流在相位与相位间转移，而没有在输出电容上流过，因为输出电压表现为没有纹波的状态，提高了功率容量。
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公开(公告)号：CN118884160A
公开(公告)日：2024-11-01
申请号：CN202411020914.4
申请日：2024-07-29
Applicant: 东南大学
IPC: G01R31/26
Abstract: 本发明公开了一种关于IGBT外延层的退化表征方法，包括：向器件栅极施加恒定的偏置电压并叠加小信号，对器件的集电极和发射极之间进行电压扫描；检测多个集电极和发射极偏置电压点下，栅极和集电极之间的电容值Cgc；计算出每个Vce值下的衬底电容Csub，并绘制Csub‑Vce曲线及1/C2sub‑Vce曲线，提取结型场效应区表面MOS电容Coj随Vce变化曲线；当器件由于应力发生退化后，计算此时的衬底电容Csub值并且绘制Csub‑Vce曲线及1/C2sub‑Vce曲线；对比器件退化前后曲线的漂移情况，分析计算缺陷电荷种类，位置和密度；本发明方法简便易行，可准确快速地测定器件外延层缺陷电荷。
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Patent Agency Ranking
公开(公告)号：CN118738048A
公开(公告)日：2024-10-01
申请号：CN202410628372.2
申请日：2024-05-21
Applicant: 东南大学
Abstract: 本发明提供一种碳化硅全集成器件及其制备工艺，用于解决碳化硅器件间的串扰漏电。器件包括碳化硅衬底和外延层，在外延层内设有高低压隔离结构，其内部区域为低压区，外部区域为高压区；高低压隔离结构包括纵向隔离层，在纵向隔离层的两端分别设有低压横向隔离区且低压横向隔离区，其包括连接于纵向隔离层的重掺杂区及设在其上的隔离沟槽，在重掺杂区上连接有穿越隔离沟槽的金属电极，并在金属电位电极上施加抬升电压。碳化硅全集成器件制备工艺包括：形成衬底、外延生长、沟槽刻蚀、离子注入、生长栅氧化层、淀积多晶硅、淀积蚀钝化层、刻蚀钝化层、淀积金属、刻蚀金属等步骤。本发明具有耐高温、抗辐射能力强、低漏电、低串扰的优点。
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公开(公告)号：CN118694137A
公开(公告)日：2024-09-24
申请号：CN202410761445.5
申请日：2024-06-13
Applicant: 东南大学
Abstract: 本发明公开了一种用于多相Buck的高均流性高动态恒定导通时间控制系统及方法，包括模拟主控制环路，全数字稳态均流环，高性能PWM控制模块和高精度导通时间产生模块。本发明采用高均流性高动态COT控制方法，提升了VRM在加载瞬态下的多相PWM交叠能力，减小输出电压下冲，且可保证加载瞬态期间的精确动态均流和输出电压稳定性，便于应对100KHz及以上的高频切载场景。本发明所述全数字稳态均流环利用Sigma‑delta调制技术，配合高精度导通时间产生模块中的混合型高精度DPWM，可以降低系统对稳态均流环路的高带宽需求，进而降低COT控制多相数字电源对高速多路复用ADC的依赖，减少电路体积，降低芯片成本。
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公开(公告)号：CN118466672A
公开(公告)日：2024-08-09
申请号：CN202410502835.0
申请日：2024-04-25
Applicant: 东南大学
IPC: G05F1/567
Abstract: 本发明涉及一种集成基准源与线性稳压器的温漂校准电源管理芯片，设计应用电压基准电路和LDO电路，引入各个正负温度系数电阻组合，按需设计各组合中正温度系数电阻与负温度系数电阻之间的搭配比例，组成0温度系数电阻组合，以及组成基于0温度系数对应比例进行微调、用以抵消相应MOS管自身温度系数的电阻组合，以此提供符合温度系数要求的电压输出，克服了阻值调节精度不足、以及VREF温度系数在传递到VOUT过程中劣化的弊端，并且设计方案在实现低温度系数电压提供的同时，为设计电路额外增添了带负载能力，以此可以集成更多的功能电路，具有很高的拓展性。
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公开(公告)号：CN118399942A
公开(公告)日：2024-07-26
申请号：CN202410479818.X
申请日：2024-04-22
Applicant: 东南大学
IPC: H03K17/567 , H03K17/16
Abstract: 本发明提供一种用于高边开关芯片的输出级电路和反极性保护电路，其中，输出级电路包括：主功率管、驱动电路、第一钳位保护电路以及反极性保护电路。反极性保护电路包括：第一反极性保护电路，连接在电源端和接地端之间，用于检测电源端和接地端之间的供电电压，并根据供电电压产生控制信号；第二反极性保护电路，分别与电源端、接地端和芯片输出端相连接，用于检测电源端和接地端之间的供电电压，并根据供电电压提供电源端到芯片输出端之间的低阻路径。本发明在检测到电源端和接地端之间的供电电压为负电压时，控制主功率管导通以减少反极性时的功耗和发热，并且能够有效抑制由于n型衬底驱动电路的寄生三极管开启而导致的反极性保护失效。
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公开(公告)号：CN118151708A
公开(公告)日：2024-06-07
申请号：CN202410283724.5
申请日：2024-03-13
Applicant: 东南大学
IPC: G05F1/56
Abstract: 本发明涉及一种可增强瞬态响应和纹波抑制比的低压差线性稳压器，基于误差放大电路、求和级电路、超级源随器电路、以及电流反馈环路电路，通过设计方案进行电路搭建，并实现电压反馈主环路、反馈增强环路和电流反馈环路这三条信号反馈环路，能够在应用中，具有快速瞬态响应和高的纹波抑制比，能够根据负载电流的大小、自适应地调节给予缓冲器级的电流大小，避免了功耗的浪费，降低了成本和设计复杂性，并且在显著提高瞬态响应的基础上降低了功耗的大小，实现快速的瞬态响应和纹波抑制比。
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