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公开(公告)号：CN118301492A
公开(公告)日：2024-07-05
申请号：CN202410394767.0
申请日：2024-04-02
Applicant: 南京邮电大学
IPC: H04N25/70 , H01L27/146
Abstract: 本发明公开了一种基于光敏模块的忆阻成像电路结构及使用方法，至少包括忆阻成像单元、多通道输出选择模块和信号放大模块；忆阻成像单元呈阵列排布，每个忆阻成像单元包含第一支路和第二支路；第一支路包括依次串联的光敏电阻Rg、光敏二极管PD和电阻R；第二支路包括依次串联的忆阻器m1和忆阻器m2；还包括二极管VD1和二极管VD2，所述二极管VD1输入端连接于光敏电阻Rg和光敏二极管PD之间，输出端连接至忆阻器m1和m2之间；所述二极管VD2连接忆阻器m1的输出端，并对外输出Vout。通过将光敏电阻及光敏二极管等光敏模块与忆阻器模块结合，设计一种基于光照变化存储图像信息的忆阻成像单元，通过设计集成化的芯片结构，满足成像电路的阵列化设计。
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公开(公告)号：CN109034379B
公开(公告)日：2024-02-27
申请号：CN201811187834.2
申请日：2018-10-12
Applicant: 南京邮电大学
IPC: G06N3/06
Abstract: 本发明针对忆阻器作为处理器电子元器件的的特殊要求，提出一种由类脑器件忆阻器搭建的神经元及神经元电路，能够实现类似人类神经元细胞的信号存储和处理，并且其单个神经元细胞上面可扩充性地连接成百上千个忆阻器，这为忆阻器的大规模的使用提供了十分可行的电路设计方式。结合其他类的电子器件诸如CMOS管、Selector、纳米导线、以及脉冲设计方面的知识，在本发明中创造性地解决了忆阻器作为处理器核心器件所设计的神经元细胞在生物学方面所面临的多突触连接、正向刺激、反向刺激、细胞核存储、突触前端、突出后端等生物学方面的设计问题，实现（正向和反向）信号在神经元之内的处理和神经元之间的传递，并搭建了相应的神经元细胞和神经元网络电路。
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公开(公告)号：CN116994634B
公开(公告)日：2023-12-12
申请号：CN202311246741.3
申请日：2023-09-26
Applicant: 南京邮电大学
Abstract: 本发明提出一种忆阻器阵列故障测试电路，属于忆阻器测试技术领域。该测试电路包括写电路，读电路，1T1R存储单元，传输电路，四个完全相同的DFT电路；并且，写电路和读电路分别与1T1R存储单元连接，1T1R存储单元与传输电路连接，传输电路以同样的方式与四个相同的DFT电路连接。本发明提出的忆阻器阵列故障测试电路，根据不同的忆阻器模型设定参考电流来检测故障，所提出的忆阻器阵列故障测试电路是基于数模混合环境实现的，其优势在于能检测出忆阻器阵列特有的故障，并且所需的测试序列更加简单；本发明提出的忆阻器阵列故障测试电路能同时和四种参考电流对比，检测时间更短，效率更
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公开(公告)号：CN116402010B
公开(公告)日：2023-11-21
申请号：CN202310523803.4
申请日：2023-05-10
Applicant: 南京邮电大学
IPC: G06F30/394 , G06F30/398 , G06F18/243
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公开(公告)号：CN116994634A
公开(公告)日：2023-11-03
申请号：CN202311246741.3
申请日：2023-09-26
Applicant: 南京邮电大学
Abstract: 本发明提出一种忆阻器阵列故障测试电路，属于忆阻器测试技术领域。该测试电路包括写电路，读电路，1T1R存储单元，传输电路，四个完全相同的DFT电路；并且，写电路和读电路分别与1T1R存储单元连接，1T1R存储单元与传输电路连接，传输电路以同样的方式与四个相同的DFT电路连接。本发明提出的忆阻器阵列故障测试电路，根据不同的忆阻器模型设定参考电流来检测故障，所提出的忆阻器阵列故障测试电路是基于数模混合环境实现的，其优势在于能检测出忆阻器阵列特有的故障，并且所需的测试序列更加简单；本发明提出的忆阻器阵列故障测试电路能同时和四种参考电流对比，检测时间更短，效率更高。
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Patent Agency Ranking
公开(公告)号：CN106772269B
公开(公告)日：2023-07-21
申请号：CN201710122963.2
申请日：2017-03-03
Applicant: 南京邮电大学
Abstract: 本发明公开了一种新型的用于处理雷达回波信号的顺序等效采样电路，整个采样电路包括数字信号控制电路、ps级脉冲产生电路、采样保持电路、ADC转换电路；所述的数字控制信号是利用可编程逻辑门阵列结合外部晶振产生一个延时可调的方波信号；所述的ps脉冲产生电路是将经过延时的方波信号转换成一个带有延时的ps级的脉冲信号；采样保持电路与ps脉冲相连接，将ps脉冲作为采样与保持信号；采样保持电路将高频的脉冲信号拉长并与ADC相连，最终送入模数转换芯片。这种顺序采样电路很适合利用低速ADC对高频信号进行A/D转换，有利于降低整个采样电路设计的成本。
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公开(公告)号：CN116106726B
公开(公告)日：2023-07-14
申请号：CN202310382209.8
申请日：2023-04-12
Applicant: 南京邮电大学
Abstract: 本发明公开了一种基于优化预处理技术的高效率集成电路测试生成方法，包括，对待测电路生成布尔公式，收集故障传播的必要信息；读取电路信息，包括直接蕴含、间接蕴含、有条件的间接蕴含、拓展的间接蕴含信息，将提取到的信息转化为新子句加入原公式中；将更新后的公式投入SAT求解器进行求解，在SAT求解结果中提取目标测试向量完成测试生成。本发明方法能够修剪测试生成求解中的解空间，同时经过学习的子句能够帮助约束SAT求解流程中的单元传播，最终实现测试生成问题加速求解的目标，并且对难以识别的故障进行测试，提高测试质量。
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公开(公告)号：CN116402010A
公开(公告)日：2023-07-07
申请号：CN202310523803.4
申请日：2023-05-10
Applicant: 南京邮电大学
IPC: G06F30/394 , G06F30/398 , G06F18/243
Abstract: 本发明公开基于斯坦纳树算法的多实例化分块顶层布线方法，属于计算、推算或计数的技术领域。该方法对线网进行网格划分，将线网映射到网格图上；使用FLUTE构造并分解得到所有的多引脚线网的直角斯坦纳最小树，将所有多端点的连线分解为二端点的连线，通过模式布线得到初始布线结果；对每组多端点线网，基于初始布线结果，将所有关联到的多实例化分块分为重要和不重要两类，将不重要分块内部的线路拆去，使用A‑Star算法进行绕障两端点布线；分析所有重要分块的功能后进行内部布线；对所有多端点线网重复以上过程，最终得到最终的布线结果。本发明实现了在多实例化分块内部进行布线，优化超大规模集成电路设计流程，并且降低布线时间与路径冗余。
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公开(公告)号：CN115964973A
公开(公告)日：2023-04-14
申请号：CN202211720027.9
申请日：2022-12-30
Applicant: 南京邮电大学
IPC: G06F30/3315
Abstract: 本发明公开一种复合电流源模型的单元延时计算方法，属于计算、推算或计数的技术领域。该方法：读入时序路径的RC网表与标准单元库文件，获取时序单元库中相关单元管脚信息；设置分段电压阈值；将驱动器模型输入转换时间与输出负载带入，根据时序单元库信息在分段电压阈值处插值，拟合驱动器模型输出电压波形；计算输出电压波形延时及过渡时间，在过渡时间收敛时结束延时计算，在过渡时间未收敛时计算每段电压区间的有效电容后更新输出负载，迭代计算直到延时计算结果收敛。本发明能够快速且准确地计算单元延时，计算量小且运行时间短，优化了查表插值过程，使得单元延时计算简单高效。
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