-
公开(公告)号：CN1794469A
公开(公告)日：2006-06-28
申请号：CN200510130001.9
申请日：2005-12-08
Applicant: 北京大学
IPC: H01L29/812 , H01L21/338
Abstract: 本发明提供了一种新结构的肖特基势垒MOS晶体管，其特征在于所述MOS晶体管的源区和漏区分别由两层金属或金属与半导体形成的化合物材料构成。该双层源漏肖特基势垒MOS晶体管的制作方法和传统的肖特基势垒MOS晶体管的制作工艺相兼容，只是在工艺过程中增加了一步低能离子注入，器件的性能却得到了极大的提高。本发明的肖特基势垒MOS晶体管由于其源漏具有双层结构，可以获得两种肖特基势垒高度，既可提高器件的开态电流又可减小关态电流，且在半导体薄膜很厚的情况下器件的性能并不会产生大的退化。
-
公开(公告)号：CN1194415C
公开(公告)日：2005-03-23
申请号：CN03137020.9
申请日：2003-05-29
Applicant: 北京大学
IPC: H01L29/78 , H01L21/336 , H01L27/11 , H01L29/41
Abstract: 本发明提供一种背栅MOS晶体管结构，包括栅电极、侧墙介质层、栅介质层、源重掺杂区和源轻掺杂区构成的源区、漏重掺杂区和漏轻掺杂区构成的漏区、沟道区，其源或漏区和沟道区掺杂与栅电极相互自对准；源或漏区的重掺杂区与沟道区之间存在与栅电极自对准且对称的源或漏区的轻掺杂区；源或漏区厚而沟道区薄。其制法是在背栅电极和背栅介质层形成后淀积一较厚的硅膜，再进行无掩膜较低能量的离子注入掺杂，接着化学机械抛光进行表面平坦化。该背栅MOS晶体管，其自对准结构使器件特性的离散最小化，其厚源或漏区以及对应的轻掺杂区导致寄生电阻和关态电流减小，其薄沟道区能提供大的导通电流和改善短沟道效应，可用作静态随机存储器中的pMOS负载管。
-
公开(公告)号：CN118567850A
公开(公告)日：2024-08-30
申请号：CN202410696380.0
申请日：2024-05-31
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
IPC: G06F9/50 , G06N3/0464
Abstract: 本公开提供了一种任务处理方法及装置，可以应用于半导体器件及集成电路技术领域。该任务处理方法包括：响应于接收到任务处理请求，根据任务处理请求指示的神经网络标识，确定神经网络模型的初始配置信息、与初始配置信息相关的初始执行延迟信息和初始存储面积信息，其中，任务处理请求包括待处理任务；根据初始执行延迟信息和初始存储面积信息，确定任务处理策略；根据任务处理策略，对初始配置信息进行更新，得到优化后的配置信息；以及，基于与优化后的配置信息对应的神经网络模型，对待处理任务进行处理，得到任务处理结果。
-
公开(公告)号：CN118447362A
公开(公告)日：2024-08-06
申请号：CN202410444517.3
申请日：2024-04-12
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
IPC: G06V10/82 , G06N3/0464 , G06N3/08
Abstract: 本公开提供了一种图像处理方法及装置，可以应用于半导体器件及集成电路技术领域。该图像处理方法包括：根据与待处理图像对应的第一特征图，确定第一数目个中间特征图，其中，第一特征图包括多个特征元素；根据每个中间特征图各自的第二数目个候选特征元素，确定每个中间特征图各自的中间特征元素；根据目标阈值和每个中间特征图各自的中间特征元素，确定每个中间特征图各自的目标特征元素；以及，根据每个中间特征图各自的目标特征元素，确定与待处理图像对应的图像处理结果。
-
公开(公告)号：CN116647764A
公开(公告)日：2023-08-25
申请号：CN202310326100.2
申请日：2023-03-30
Applicant: 北京大学
IPC: H04N25/571 , H01L27/146
Abstract: 本公开提供了一种像素单元结构的操作方法、装置、设备及介质，其中，该像素单元结构的操作方法包括：确定像素单元结构的初始态；基于初始态，根据设定曝光操作规则对像素单元结构执行N个连续的子曝光操作，其中N为正整数，且N≥2；以及响应于N个连续的子曝光操作，读出像素单元结构的输出电流。因此，可以大幅优化如UTBB图像传感器的像素单元结构的光强响应曲线，显著改善其拍摄图像时的细节、层次、特征。
-
Patent Agency Ranking
公开(公告)号：CN112164749B
公开(公告)日：2023-04-07
申请号：CN202011053896.1
申请日：2020-09-29
Applicant: 北京大学
Abstract: 本发明提供了一种双极性阻变存储器及其制备方法，其中，该制备方法包括：在衬底上形成底电极；采用等离子增强的化学气相沉积法，通过调节射频功率和/或腔室压强，在底电极上形成阻变介质层；在阻变介质层上形成活性电极，以构成双极性阻变存储器。本发明的双极性阻变存储器的制备方法通过调节射频功率和/或腔室压强可以实现阻变介质层致密度的控制，进一步借助于薄膜沉积时间的变化实现阻变介质层厚度的调节以及活性电极的厚度调节，使得本发明的双极性存储器可以将较低操作电压、较快编程速度和较高的稳定性集成于一体，极大促进了该器件在物联网、嵌入式等领域的应用。
-
公开(公告)号：CN113160869B
公开(公告)日：2023-02-28
申请号：CN202110293251.3
申请日：2021-03-12
Applicant: 北京大学
Abstract: 本发明公开了一种CAM器件及其操作方法。其中，该CAM器件的操作方法，包括步骤S1‑S3。在步骤S1中，基于预设存储规则，将待搜索数据存储到CAM器件的CAM单元；在步骤S2中，将待查找数据转换为字线电压施加到CAM单元的字线上；在步骤S3中，对待查找数据与待搜索数据进行匹配操作，以完成查找搜索过程；其中，CAM单元包括第一晶体管和第二晶体管。第二晶体管与第一晶体管相邻，且基于源极‑漏极连接的形式与第一晶体管串联；其中，第一晶体管和第二晶体管为3D NAND FLASH存储阵列中的存储单元，CAM单元用于存储多比特数据。本公开实施例中基于3D NAND FLASH的CAM器件待机功耗极低，器件整体尺寸可以控制到更小，同时极大地提升了整个存储系统的数据容量。
-
公开(公告)号：CN111341365B
公开(公告)日：2022-02-15
申请号：CN202010149086.X
申请日：2020-03-05
Applicant: 北京大学
Abstract: 一种三态内容可寻址存储器及其操作方法，该三态内容可寻址存储器包括3D NAND闪存存储阵列，该3D NAND闪存存储阵列具有多个闪存单元，在特定闪存单元中预先存储有供查找的数据，3D NAND闪存存储阵列的位线用于在数据查找操作下被施加由待搜索数据转换成的电压，漏极选择线和源极选择线用于在数据查找操作下被施加高电压，以使得选择晶体管处于导通状态；该3D NAND闪存存储阵列的字线中某个字线被选中用于在数据查找操作下被施加读电压，其余字线用于在数据查找操作下被施加通过电压；闪存单元的输出电流经源线汇总输出，该源线上的输出电流用于指示待搜索数据与供查找数据的匹配结果。该三态内容可寻址存储器能够明显降低静态能耗，有效减小电路面积。
-
公开(公告)号：CN113971979A
公开(公告)日：2022-01-25
申请号：CN202111279391.1
申请日：2021-10-29
Applicant: 北京大学
Abstract: 本公开提供了一种忆阻器单元及存储器阵列的操作方法、装置。其中，该忆阻器单元的操作方法包括：确定忆阻器单元的设定目标电导态的电导范围；根据电导范围和忆阻器单元的初始电导态，对忆阻器单元执行第一编程操作，使得忆阻器单元的第一当前电导态满足电导范围；以及根据第一当前电导态和设定目标电导态的误差范围，对忆阻器单元执行第二编程操作，使得忆阻器单元的第二当前电导态满足误差范围。因此，通过两步编程操作实现忆阻器单元及其存储器阵列的编程操作，可在存储器阵列中实现针对每个忆阻器单元的并行编程操作，有效提升了编程速度，同时兼顾编程精度，降低了编程脉冲的消耗。
-
公开(公告)号：CN113160869A
公开(公告)日：2021-07-23
申请号：CN202110293251.3
申请日：2021-03-12
Applicant: 北京大学
Abstract: 本发明公开了一种CAM器件及其操作方法。其中，该CAM器件的操作方法，包括步骤S1‑S3。在步骤S1中，基于预设存储规则，将待搜索数据存储到CAM器件的CAM单元；在步骤S2中，将待查找数据转换为字线电压施加到CAM单元的字线上；在步骤S3中，对待查找数据与待搜索数据进行匹配操作，以完成查找搜索过程；其中，CAM单元包括第一晶体管和第二晶体管。第二晶体管与第一晶体管相邻，且基于源极‑漏极连接的形式与第一晶体管串联；其中，第一晶体管和第二晶体管为3D NAND FLASH存储阵列中的存储单元，CAM单元用于存储多比特数据。本公开实施例中基于3D NAND FLASH的CAM器件待机功耗极低，器件整体尺寸可以控制到更小，同时极大地提升了整个存储系统的数据容量。
-
-
-
-
-
-
-
-
-
Search Results
286
records
(took 0.028 seconds)
