基于C-SKY架构芯片降低GPIO中断响应时间的方法、芯片和装置

    公开(公告)号:CN116860675A

    公开(公告)日:2023-10-10

    申请号:CN202310775170.6

    申请日:2023-06-27

    Abstract: 本申请涉及一种基于C‑SKY架构芯片降低GPIO中断响应时间的方法、芯片、装置、服务器、存储介质和计算机程序产品。该方法包括:获取芯片发送的中断请求;中断请求用于指示对芯片中的GPIO引脚执行中断处理;基于中断请求,确定用于存储GPIO引脚的中断状态的状态寄存器地址;中断状态包括用于表征GPIO引脚处于中断响应的第一状态;调用预设的状态索引指令访问状态寄存器地址,以确定芯片中中断状态为第一状态的目标GPIO引脚;状态索引指令为单周期的查找指令,且状态索引指令用于降低GPIO引脚的中断响应时间;基于预设的中断服务程序对目标GPIO引脚执行中断处理。采用本方法能够缩短对异常引脚的索引时间,减小处理异常引脚的中断响应时间和提升对芯片应用的稳定性。

    基于C-SKY架构芯片的异常调用栈回溯方法、装置和服务器

    公开(公告)号:CN116860497A

    公开(公告)日:2023-10-10

    申请号:CN202310755704.9

    申请日:2023-06-25

    Abstract: 本申请涉及一种基于C‑SKY架构芯片的异常调用栈回溯方法、装置、服务器、存储介质和计算机程序产品。所述方法包括:在芯片运行的过程中出现异常的情况下,获取芯片在运行当前调用函数时产生的源码文本和栈帧地址;基于栈帧地址对源码文本进行文本检测,以在检测到栈帧地址存在于源码文本中的情况下,获取待识别指令;其中,待识别指令为源码文本中相对于栈帧地址所在位置的前一访问地址对应的应用指令;将待识别指令与预设指令进行比对,以在待识别指令与预设指令比对相同的情况下,确定栈帧地址为当前调用函数的函数返回地址,并对函数返回地址进行回溯。采用本方法能够避免将函数的访问地址误判为其他地址,提升调用栈回溯的准确性。

    基于电力专用芯片的数据包接收处理方法及装置

    公开(公告)号:CN114257424B

    公开(公告)日:2023-09-15

    申请号:CN202111477421.X

    申请日:2021-12-06

    Abstract: 本申请涉及一种基于电力专用芯片的数据包接收处理方法、装置、电力终端、存储介质和计算机程序产品。所述方法包括:检验安全关联密钥管理数据包是否具有合理性;若安全关联密钥管理数据包具有合理性,则根据响应者标识信息或安全关联密钥管理数据包的访问者标识信息;若存在环境信息且随机数字标识符非0,则进入因特网密钥交换快速模式;若存在新环境信息,则将新环境信息作为环境信息;若头判断数据和环境信息处于加密状态,则调用电力专用芯片中哈希加速密码算法模块的加解密算法,对安全关联密钥管理数据包进行处理,得到安全关联密钥管理数据包中的所有信息。该方法能够提高电力终端处理对电力加密认证网关发送的数据包的处理速度。

    电子文件的泄漏追踪方法、装置、芯片、终端

    公开(公告)号:CN114254339B

    公开(公告)日:2023-09-12

    申请号:CN202111428533.6

    申请日:2021-11-29

    Abstract: 本申请提供一种电子文件的泄漏追踪方法、装置、芯片、终端,可降低数字指纹被删除或攻击的概率,便于追踪到泄露电子文件的用户。本申请中,针对具有访问电子文件权限的用户,在待发给各用户的电子文件中,嵌入用户自身的数字指纹,得到已嵌指纹的电子文件;利用对称性国密算法对各已嵌指纹的电子文件进行加密,得到各已嵌指纹的加密电子文件;将各已嵌指纹的加密电子文件发给与已嵌指纹的加密电子文件中的数字指纹对应的用户;若获取到被泄露的加密电子文件,利用对称性国密算法对被泄露的加密电子文件进行解密,得到被泄露的电子文件;基于嵌在被泄露的电子文件中的数字指纹,确定泄露电子文件的用户。

    一种基于双同步寄存器的全局同步方法及芯片实现

    公开(公告)号:CN116383121A

    公开(公告)日:2023-07-04

    申请号:CN202310479613.7

    申请日:2023-04-27

    Abstract: 本申请涉及一种基于双同步寄存器的全局同步方法及芯片实现,该芯片配置有若干节点;各所述节点配置有对应的时钟模块和节点处理机;其中:所述时钟模块包括第一同步寄存器和第二同步寄存器;所述第一同步寄存器和所述第二同步寄存器用于交替记录各所述节点处理机对应的信号同步状态;在所述第一同步寄存器处于活动状态的情况下,所述第二同步寄存器处于非活动状态。本申请通过为芯片中的各个节点对应的节点处理机配置第一同步寄存器和第二同步寄存器,不仅能够避免在芯片中进行两次全局同步过程时可能发生的执行冲突,还能够有效提升并行程序的执行效率。

    芯片化二次设备集成装置
    97.
    发明公开

    公开(公告)号:CN115513790A

    公开(公告)日:2022-12-23

    申请号:CN202211189541.4

    申请日:2022-09-28

    Abstract: 本发明提供一种芯片化二次设备集成装置。芯片化二次设备集成装置包括:柜体,柜体内设置有多个相互独立的容纳腔;多个二次设备模块,每个二次设备模块对应一个一次设备设置,二次设备模块设置在容纳腔内,二次设备模块与容纳腔一一对应设置;二次设备模块包括连接器和至少一个芯片化二次设备,芯片化二次设备与连接器电连接,一次设备与连接器电连接。采用上述结构,二次设备模块与一次设备之间通过连接器连接,从而可实现一次设备和芯片化二次设备的快速连接和断开,即方便了一次设备和芯片化二次设备之间的拆装。此外,将对应多个一次设备的多个二次设备模块设置在同一柜体内,提高了柜体的空间利用率,减小了芯片化二次设备占用的空间。

    电压基准电路
    98.
    发明授权

    公开(公告)号:CN113741615B

    公开(公告)日:2022-11-25

    申请号:CN202111166558.3

    申请日:2021-09-30

    Abstract: 本申请涉及一种电压基准电路,包括纳安级偏置电路、基准产生电路和启动电路。所述纳安级偏置电路由多个场效应管组成,用于提供纳安级偏置电流。所述基准产生电路与所述纳安级偏置电路连接,用于产生负温度系数电压和正温度系数电压。所述负温度系数电压与所述正温度系数电压之和为基准电压。所述启动电路的输出端与所述纳安级偏置电路连接,用于使所述纳安级偏置电路达到目标工作电流。所述纳安级偏置电路中未使用电阻和运算放大器,利用所述场效应管来产生所述偏置电流。因此,所述电压基准电路具有超低功耗、面积小的特点。

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