-
公开(公告)号：CN114361037A
公开(公告)日：2022-04-15
申请号：CN202111648572.7
申请日：2021-12-29
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/336 , H01L29/06 , H01L29/78
Abstract: 本申请公开了一种LDMOS器件及其制作方法，所述制作方法包括：提供FDSOI衬底，所述FDSOI衬底包括由下至上依次层叠的硅衬底、埋氧化层和顶层硅；在所述FDSOI衬底上定义有源区和隔离区，并在所述隔离区形成隔离结构；在所述FDSOI衬底上定义漂移区，并在部分所述漂移区形成混合区；在含有所述埋氧化层的所述FDSOI衬底内形成第一阱区，在所述漂移区形成第二阱区；在所述第二阱区形成第一埋层和第二埋层，所述第一埋层位于所述埋氧化层与所述第二埋层之间。应用发明提供的技术方案，可以提高LDMOS的击穿电压，同时降低导通电阻，改善器件的漏电流，提高LDMOS的开关特性与耐击穿性，从而提高LDMOS的器件性能。
-
公开(公告)号：CN114093813A
公开(公告)日：2022-02-25
申请号：CN202210077175.7
申请日：2022-01-24
Applicant: 澳芯集成电路技术(广东)有限公司 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/768
Abstract: 本发明涉及半导体技术领域,公开了一种用于半导体器件的接触孔的制作方法，包括如下步骤：S1：在衬底上的交互层上制作第一蚀刻停止层；S2：在第一蚀刻停止层上制作氧化层，第一蚀刻停止层的蚀刻率小于氧化层的蚀刻率；S3：蚀刻氧化层，制作第一接触孔，第一接触孔的蚀刻终点在第一蚀刻停止层内；S4：在第一接触孔内蚀刻第一蚀刻停止层，制作第二接触孔，第二接触孔的底部延伸至交互层，在实际使用时，通过第一蚀刻停止层，可以让步骤S3中的刻蚀终点都在第一蚀刻停止层上，然后在第一蚀刻停止层上进行二次刻蚀制作完整的接触孔，进而确保不同位置的接触孔不会出现过刻蚀或者刻蚀不足的情况，而且所有接触孔的差异性变低、性能均一性较好。
-
公开(公告)号：CN114093786A
公开(公告)日：2022-02-25
申请号：CN202210077135.2
申请日：2022-01-24
Applicant: 澳芯集成电路技术(广东)有限公司 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/66 , G01R31/26 , G01R31/265 , G01B15/00
Abstract: 本发明公开了一种FDSOI器件的接触孔连接位置检测方法，其可实现接触孔底端与介质层具体连接位置的准确检测，提供一半导体器件，半导体器件包括衬底、依次沉积于衬底的不同介质层，缺陷检测方法包括：提供接触孔刻蚀样本，将样本随机划分为第一样本、第二样本，样本中接触孔底端位于不同介质层，采集第一样本中接触孔输出电压，获取电子束成像图及灰度值，对各个第一样本进行剖切，获取接触孔与各介质层不同连接位置，根据电压与不同连接位置对应关系，建立第一数据库，根据灰度值与电压对应关系或根据灰度值与不同连接位置对应关系，建立第二数据库，基于第一数据库、第二数据库，对第二样本中接触孔连接位置进行检测。
-
公开(公告)号：CN114023630A
公开(公告)日：2022-02-08
申请号：CN202111277377.8
申请日：2021-10-29
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/027 , H01L21/033
Abstract: 本申请提供了一种半导体结构的制造方法，该方法包括：提供衬底；在衬底上形成硬掩膜层；在硬掩膜层上形成光阻层；光刻光阻层形成至少一个第一沟槽；第一沟槽贯穿光阻层；对第一沟槽的至少一个光阻层侧壁进行粒子注入；蚀刻硬掩膜层形成至少一个第二沟槽；第二沟槽贯穿硬掩膜层。由于对光阻进行了粒子注入，改性了光阻，减少了进行蚀刻时，光阻被蚀刻而产生并沉积在硬掩膜层上的产物，从而减少了不同方向的图形特征尺寸微缩程度的差异，可以准确得到需要的图形特征尺寸，从而提高了器件的性能。
-
公开(公告)号：CN113990367A
公开(公告)日：2022-01-28
申请号：CN202111221527.3
申请日：2021-10-20
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: G11C11/40
Abstract: 本发明提供了一种存储装置及存储系统，包括存储单元阵列，存储单元阵列包括多个存储单元；与存储单元阵列电连接的周边电路，周边电路包括第一驱动电路至第N驱动电路，且第一驱动电路至第N驱动电路中任意一驱动电路所有晶体管均为FDSOI晶体管，N为大于或等于1的整数；与周边电路电连接的控制电压施加电路，控制电压施加电路包括第一输出端口至第N输出端口，第i输出端口与第i驱动电路中FDSOI晶体管的衬底电连接，第i输出端口用于输出正压或负压。通过对FDSOI晶体管的衬底施加正压或负压的方式，完成驱动电路响应速度的提升或是漏电的减少，达到优化存储装置的周边电路的目的，提高存储装置的性能。
-
Patent Agency Ranking
公开(公告)号：CN113963731A
公开(公告)日：2022-01-21
申请号：CN202111073927.4
申请日：2021-09-14
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明涉及一种存储器件的控制方法。该存储器件的控制方法包括：使所述存储器件工作在部分耗尽绝缘体上硅状态；于所述存储器件的控制栅施加第一控制电压，以使所述浮体区形成势阱；降低所述源区与所述次源区之间的势垒，向所述浮体区注入电子，使得所述浮体区的电势降低，执行写"1"操作；增加所述源区与所述次源区之间的势垒，使得所述浮体区的电势保持不变，执行写"0"操作。本发明提供的存储器件的控制方法，通过于源区与次源区间形成势垒结构，能够在不改变存储器件垂直结构的情况下，在同一存储器件中实现双存储位点，增加存储器件的存储位数。
-
公开(公告)号：CN113707726A
公开(公告)日：2021-11-26
申请号：CN202110959765.8
申请日：2021-08-20
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L29/788 , H01L21/336
Abstract: 本发明涉及一种一种半导体结构，包括：衬底，所述衬底内形成有阱区；浮栅晶体管结构，位于所述衬底上，且覆盖部分所述阱区；体偏压结构，位于所述衬底中，且位于所述晶体管结构的一侧，所述体偏压结构与所述阱区电连接。上述半导体结构，可通过体偏压结构直接向阱区施加正向偏压，以将浮栅中电子吸附至阱区，实现擦除动作；或通过体偏压结构直接向阱区施加负向偏压，以向浮栅中增加电子，实现写入动作。简化了半导体结构，在擦除和写入时更加便捷。
-
公开(公告)号：CN113674786A
公开(公告)日：2021-11-19
申请号：CN202110960405.X
申请日：2021-08-20
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明涉及一种存内计算单元，包括：存储阵列，包含多个呈N行N列排布的存储单元，位于第i行第j列的存储单元记为Si,j；位于同一列的存储单元中存储的数据值相同；存储阵列用于存储N比特的第一数据；N条字线，字线用于输入N比特的第二数据；位于同一行存储单元的控制端经由同一条字线依次串接；M个位线组，第k组位线记为位线组BLk，M等于2N‑1；其中，当k大于等于1且小于等于N时，第k组位线具有k条位线，k条位线分别连接至和存储单元S1,k及存储单元Sk,1位于同一直线上的各存储单元的输出端；当k大于N且小于等于M时，第k组位线具有2N‑k条位线，2N‑k条位线分别连接至和存储单元Sk‑N+1,N及存储单元SN,k‑N+1位于同一直线上的各存储单元的输出端。
-
公开(公告)号：CN113658624A
公开(公告)日：2021-11-16
申请号：CN202111033172.5
申请日：2021-09-03
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明公开了一种半导体存储器及存储器阵列，半导体存储器，包括：开关单元的第一端与位线连接，开关单元的控制端与第一字线连接；存储单元的第一端与开关单元的第二端连接，存储单元的控制端与第二字线连接，存储单元的第二端接地，存储单元的第三端与第一背栅压连接；通过改变第一背栅压和第二字线的写入电压，使得存储单元处于PDSOI模式，利用浮体效应获得存储窗口，以将位线输入的数据存储，再利用存储单元处于FDSOI模式擦除存储数据，此种存储器结构既有开关功能，也具有存储功能，在不改变存储单元膜层结构及厚度的前提下，存储单元能够分别实现PDSOI模式或FDSOI模式，相较于传统电容存储结构，降低寄生电容，提高工作频率、运行速度及存储容量。
-
公开(公告)号：CN113506820A
公开(公告)日：2021-10-15
申请号：CN202110798893.9
申请日：2021-07-15
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
Abstract: 本发明公开了一种高性能静态随机存储器比特单元结构，其结构设计合理，可提高比特单元的速度性能，同时可降低功耗和成本，其包括衬底、分布于衬底表面的鳍片、分布于鳍片的栅极区、光刻胶层、接触层、读取比特线，比特单元包括鳍形场效应晶体管，所述栅极区长度为22nm，鳍片包括六根，且依次间隔平行分布，设相邻两根鳍片之间的鳍间距为FP，鳍高度为FH，鳍间距FP最小为42nm，鳍高度FH最小为55nm，单个鳍对应有效沟道宽度为118nm。
-
-
-
-
-
-
-
-
-
Search Results
143
records
(took 0.047 seconds)
