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公开(公告)号：CN102438149B
公开(公告)日：2014-06-18
申请号：CN201110303689.1
申请日：2011-10-10
Applicant: 上海交通大学
IPC: H04N19/625
Abstract: 本发明涉及一种基于可重构技术的AVS反变换的实现方法，包括以下步骤：首先，进行算法分析，即分析算法的C代码，提取出算法的DFG，得到算法的数据传输需求；然后，根据算法分析的结果和可重构阵列的架构，对DFG进行分割和映射，设计出最优的数据传输的方案；其次，根据上面两步的结果，利用配置工具，生成可重构阵列的配置字；最后，通过ARM处理器将配置信息载入到可重构阵列的配置信息存储器中，以此将可重构阵列配置成为了一个专用于执行反变换的加速模块。本发明不需要经过复杂的芯片设计过程，可以大大的节省开发时间和开发费用，实用性很高。
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公开(公告)号：CN103744644A
公开(公告)日：2014-04-23
申请号：CN201410014522.7
申请日：2014-01-13
Applicant: 上海交通大学
IPC: G06F9/38
Abstract: 本发明提供一种采用四核结构搭建的四核处理器系统及数据交换方法，所述系统包括：采用单程序段多数据方式处理数据，系统包括4个精简指令集架构的微处理器内核，每个微处理器内核包括：指令存储器，用于存储指令；核内数据存储器，用于存储数据；中央处理器，用于根据输入的指令和数据执行相应的操作，更新中央处理器内部的寄存器堆和外部的数据存储器。本发明利用算法的并行性，提高算法的执行效率，另外通过共享寄存器以及在微处理器内核和外部的数据存储器之间搭建多层总线的两种数据交换方式建立四核处理器各内核间的数据通路，改善四核处理器并行处理数据时的性能，提高数据交换效率。
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公开(公告)号：CN101945289B
公开(公告)日：2013-04-03
申请号：CN201010516852.8
申请日：2010-10-22
Applicant: 上海交通大学
IPC: H04N7/26
Abstract: 一种数字视频处理技术领域的全搜索扩展可变块运动估计电路，包括：四个缓存阵列、一个PE阵列，第一缓存阵列的输出端口与PE阵列的第一数据输入端相连接并传输搜索区域数据信息，第二缓存阵列的输出端口与PE阵列的第二数据输入端相连接并传输搜索区域数据信息，第三缓存阵列的输出端口与PE阵列的第三数据输入端相连接并传输搜索区域数据信息，第四缓存阵列的输出端口与PE阵列的第四数据输入端相连接并传输搜索区域数据信息，PE阵列的输入端接收搜索区域数据流及其控制信号、参考块数据流及其控制信号，第一至第四缓存阵列的参考数据输入端接收搜索区域数据流及其控制信号。本发明实现用64×4的运动估计PE阵列来完成64×64大小宏块的扩展可变块运动估计。
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公开(公告)号：CN101909212B
公开(公告)日：2012-08-22
申请号：CN201010245491.8
申请日：2010-08-05
Applicant: 上海交通大学
Abstract: 一种视频处理技术领域的可重构多媒体SoC的多标准宏块预测系统，包括：输入读取控制模块、宏块解析主控制器模块、寄存器接口模块、宏块预测模块、边界滤波强度计算模块、行缓存模块、输出控制模块以及参考帧存储控制器模块。本发明实现兼容H.264和AVS标准的帧内模式预测、帧间运动矢量预测以及边界滤波强度计算，能有效减少存储空间并复用硬件设计，提高解码效率，满足多媒体SoC系统的高性能要求。
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公开(公告)号：CN102446545A
公开(公告)日：2012-05-09
申请号：CN201110457905.8
申请日：2011-12-31
Applicant: 上海交通大学
IPC: G11C11/413
Abstract: 本发明涉及一种适用于低功耗芯片的静态随机访问存储器的设计方法，包括以下步骤：1)在位线上进行位线电荷再利用，即将邻近位线上将要泄放的电荷转移到旁边将要充电的位线上，再利用位线上的电荷，来减少位线充放电功耗；2)在基本存储单元cell上采用不统一的单元机制，即在同一块SRAM中分别采用两种不同结构的cell，并在预充电时对cell的位线预充电到不同的电压值，来减小保持状态下的栅电流功耗；3)在字线上采用字线电荷再利用，即用两个反向的字线信号控制不同的基本存储单元，当选通时将字线非WL_B信号上将要泄放的电荷转移到字线WL信号上，即再利用字线上的电荷，来减少字线充放电功耗。与现有技术相比，本发明具有功耗低、稳定性高等优点。
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Patent Agency Ranking
公开(公告)号：CN101924938A
公开(公告)日：2010-12-22
申请号：CN201010250034.8
申请日：2010-08-11
Applicant: 上海交通大学
Abstract: 一种视频解码技术领域的视频解码宏块预测与边界滤波中相邻块信息的处理方法，使用10个寄存器保存相邻块消息，对左上角的4x4分割块进行下标映射处理，并经偏移计算得到左块、上块、右块和左上块的寄存器编号，采用现有技术处理完后，进行更新下标映射处理，直至完成对整个宏块的处理后，对寄存器进行宏块更新处理，得到新的行缓存内容和相邻寄存器信息，从而进行下一个宏块的处理。本发明适用于H.264和AVS解码中的宏块预测与边界滤波强度计算，能有效的减少相邻块寄存器的存储空间，并复用和简化硬件设计，提高视频解码效率。
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公开(公告)号：CN114418072B
公开(公告)日：2024-12-17
申请号：CN202210104656.2
申请日：2022-01-28
Applicant: 上海交通大学
IPC: G06N3/0464 , G06N3/063 , G11C13/00
Abstract: 本发明公开了一种面向多核忆阻器存算一体平台的卷积算子映射方法，涉及忆阻器存算一体平台技术领域。同时考虑输入数据的局部性及核间通信开销，并将总的通信代价作为优化目标，最终得到整体通信开销较小的映射方案。本发明所提出的方法综合考虑了直接读写存储器带来的通信代价与多核同步所带来的通信代价，可有效重复利用输入数据，发挥忆阻器阵列的并行性，得到通信代价较小的映射方案。本发明所提出的方法实现较为简单，可移植性强，可添加于神经网络编译器后端执行，完成面向忆阻器存算一体平台的卷积算子映射。
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公开(公告)号：CN116798475A
公开(公告)日：2023-09-22
申请号：CN202210247955.1
申请日：2022-03-14
Applicant: 上海交通大学
IPC: G11C11/417 , G06F7/575
Abstract: 本发明提供了一种存算单元及存内计算电路，包括：6T SRAM单元，用于存储数字域的权重数据；若干个或非门，每个所述或非门的第一输入端均连接所述6T SRAM单元的权重点，每个所述或非门的第二输入端分别接收数字域的输入数据，每个所述或非门的输出端输出该或非门接收的所述输入数据和所述权重数据的部分积。本发明可以在数字域内进行近似乘法计算，以使得计算电路具有高性能、低功耗和高鲁棒性的优势。
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公开(公告)号：CN116543807A
公开(公告)日：2023-08-04
申请号：CN202210085604.5
申请日：2022-01-25
Applicant: 上海交通大学
IPC: G11C11/413 , G06F7/57
Abstract: 本发明提供一种基于近似计算的高能效SRAM存内计算电路，包括：SRAM存内计算阵列，其包括多个排成阵列的SRAM单元，每个SRAM单元内部集成若干数量可调的两输入NOR门；在SRAM存内计算阵列内，能够在一个周期内完成多比特乘法计算需要的全部部分积；近似乘法器，若干个排成一行的SRAM单元配备一个近似乘法器；近存加法器，所有行的近似乘法器的输出作为近存加法树电路的输入；全部部分积经过近似乘法器和近存加法器，输出乘累加结果。本发明以神经网络具有容错性特点为基础，通过融合近似计算与存内计算，设计精度可配置的近似存内乘法器电路，有效降低乘法器内部的电路复杂度，在满足神经网络精度需求的同时，实现性能、能效和集成度的大幅提升。
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公开(公告)号：CN110417681B
公开(公告)日：2022-07-19
申请号：CN201910697126.1
申请日：2019-07-30
Applicant: 上海交通大学
Abstract: 本发明涉及计算机网络技术领域，提供了一种面向高性能计算机光电混合网络的流量控制方法，所述控制方法基于第一层和第三层为电路由器、第二层为光路由器的胖树网络拓扑结构，包括如下步骤：设置一预警值；当所述电路由器的一个接收缓冲区内的数据量达到所述预警值时，关闭与该接收缓冲区相对应的接收端口，并向全网广播；设置一接收值；当所述电路由器的一个接收缓冲区内的数据量达到所述接收值时，开通与该接收缓冲区相对应的接收端口，并向全网广播；当所述接收端口关闭后，选择所述电路由器的其他接收端口接收数据。本发明中广播端口开通/关闭消息的数据包利用的是已有的数据链路，提高了硬件资源的利用率。
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