-
公开(公告)号：CN107093445A
公开(公告)日：2017-08-25
申请号：CN201610887820.6
申请日：2012-02-28
Applicant: 瑞萨电子株式会社
IPC: G11C7/08 , G11C7/22 , G11C8/08 , G11C8/10 , G11C11/415 , G11C11/419
CPC classification number: G11C11/419 , G11C5/06 , G11C5/063 , G11C7/08 , G11C7/227 , G11C8/08 , G11C8/10 , G11C11/415 , G11C11/418
Abstract: 本发明提供一种具有存储器的半导体器件，所述存储器在操作时序上的变化减少。例如，所述半导体器件设置有与位线正本并排布置的虚设位线和顺序耦合至所述虚设位线的列方向负载电路。各列方向负载电路设置有固定在截止状态的多个NMOS晶体管，所述多个NMOS晶体管中的预先确定的一些NMOS晶体管使源极和漏极适当地耦合至所述虚设位线中的任一个虚设位线。将伴随预先确定的NMOS晶体管的扩散层电容的负载电容加至所述虚设位线，并且对应于所述负载电容，设置从译码激活信号至虚设位线信号的延迟时间。当设置读出放大器的启动时序时，采用所述虚设位线信号。
-
Patent Agency Ranking
公开(公告)号：CN107093445B
公开(公告)日：2021-06-04
申请号：CN201610887820.6
申请日：2012-02-28
Applicant: 瑞萨电子株式会社
IPC: G11C7/08 , G11C7/22 , G11C8/08 , G11C8/10 , G11C11/415 , G11C11/419
Abstract: 本发明提供一种具有存储器的半导体器件，所述存储器在操作时序上的变化减少。例如，所述半导体器件设置有与位线正本并排布置的虚设位线和顺序耦合至所述虚设位线的列方向负载电路。各列方向负载电路设置有固定在截止状态的多个NMOS晶体管，所述多个NMOS晶体管中的预先确定的一些NMOS晶体管使源极和漏极适当地耦合至所述虚设位线中的任一个虚设位线。将伴随预先确定的NMOS晶体管的扩散层电容的负载电容加至所述虚设位线，并且对应于所述负载电容，设置从译码激活信号至虚设位线信号的延迟时间。当设置读出放大器的启动时序时，采用所述虚设位线信号。
-
公开(公告)号：CN114784007A
公开(公告)日：2022-07-22
申请号：CN202210392184.5
申请日：2015-03-26
Applicant: 瑞萨电子株式会社
IPC: H01L27/11 , H01L23/522 , H01L23/528 , H01L27/02 , H01L27/092 , H01L29/78 , G11C11/418 , G11C11/419
Abstract: 本发明提供一种半导体器件。本发明基于想要有效利用通过因FINFET的微型化而能够存在的第0布线层(M0)在第3布线层(M3)产生的空间的基本思想，在第3布线层产生的空间配置辅助线(AL)，使该辅助线(AL)与字线(WL)电连接。由此，实现基于字线电压的上升时间受到字线的布线电阻的影响很大这一新见解的对策(研究)，由此能够实现使用了FINFET的SRAM的高速动作。
-
公开(公告)号：CN102655024A
公开(公告)日：2012-09-05
申请号：CN201210047806.7
申请日：2012-02-28
Applicant: 瑞萨电子株式会社
IPC: G11C11/413
CPC classification number: G11C11/419 , G11C5/06 , G11C5/063 , G11C7/08 , G11C7/227 , G11C8/08 , G11C8/10 , G11C11/415 , G11C11/418
Abstract: 本发明提供一种具有存储器的半导体器件，所述存储器在操作时序上的变化减少。例如，所述半导体器件设置有与位线正本并排布置的虚设位线和顺序耦合至所述虚设位线的列方向负载电路。各列方向负载电路设置有固定在截止状态的多个NMOS晶体管，所述多个NMOS晶体管中的预先确定的一些NMOS晶体管使源极和漏极适当地耦合至所述虚设位线中的任一个虚设位线。将伴随预先确定的NMOS晶体管的扩散层电容的负载电容加至所述虚设位线，并且对应于所述负载电容，设置从译码激活信号至虚设位线信号的延迟时间。当设置读出放大器的启动时序时，采用所述虚设位线信号。
-
公开(公告)号：CN106716625A
公开(公告)日：2017-05-24
申请号：CN201580048810.7
申请日：2015-03-26
Applicant: 瑞萨电子株式会社
IPC: H01L21/8244 , H01L27/11
CPC classification number: H01L27/0207 , G11C11/418 , G11C11/419 , H01L23/5226 , H01L23/5286 , H01L27/0924 , H01L27/1104 , H01L27/1116
Abstract: 基于想要有效利用通过因FINFET的微型化而能够存在的第0布线层(M0)在第3布线层(M3)产生的空间的基本思想，在第3布线层产生的空间配置辅助线(AL)，使该辅助线(AL)与字线(WL)电连接。由此，实现基于字线电压的上升时间受到字线的布线电阻的影响很大这一新见解的对策(研究)，由此能够实现使用了FINFET的SRAM的高速动作。
-
公开(公告)号：CN102655024B
公开(公告)日：2016-12-14
申请号：CN201210047806.7
申请日：2012-02-28
Applicant: 瑞萨电子株式会社
IPC: G11C11/413
CPC classification number: G11C11/419 , G11C5/06 , G11C5/063 , G11C7/08 , G11C7/227 , G11C8/08 , G11C8/10 , G11C11/415 , G11C11/418
Abstract: 本发明提供一种具有存储器的半导体器件，所述存储器在操作时序上的变化减少。例如，所述半导体器件设置有与位线正本并排布置的虚设位线和顺序耦合至所述虚设位线的列方向负载电路。各列方向负载电路设置有固定在截止状态的多个NMOS晶体管，所述多个NMOS晶体管中的预先确定的一些NMOS晶体管使源极和漏极适当地耦合至所述虚设位线中的任一个虚设位线。将伴随预先确定的NMOS晶体管的扩散层电容的负载电容加至所述虚设位线，并且对应于所述负载电容，设置从译码激活信号至虚设位线信号的延迟时间。当设置读出放大器的启动时序时，采用所述虚设位线信号。
-
-
-
-
-
Search Results
6
records
(took 0.018 seconds)
