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公开(公告)号：CN102254570B
公开(公告)日：2014-09-10
申请号：CN201110078356.3
申请日：2005-05-19
Applicant: 瑞萨电子株式会社
CPC classification number: H01L47/00 , G11C13/0004 , H01L27/2436 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体器件。例如，与位线(BL)平行地配置多个扩散层(L)，在扩散层(L)之间与位线(BL)交替地配置栅极(G)，对在位线(BL)方向排列的多个扩散层(L)，按照每个扩散层(L)交叉地配置位线接触件(BC)和源极节点接触件(SC)，在源极节点接触件(SC)上设置相变元件，从而由2个存储单元晶体管(Q1、Q2)和1个相变元件构成1个存储单元(MC)。另外，相变元件也能够不设置在源极节点接触件(SC)上而设置在位线接触件(BC)上。由此，例如能够实现存储单元晶体管的驱动能力的提高和面积的减小等。
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公开(公告)号：CN101136426B
公开(公告)日：2012-06-27
申请号：CN200710182150.9
申请日：2007-07-12
Applicant: 瑞萨电子株式会社
IPC: H01L27/24 , H01L23/522 , H01L21/822 , H01L21/768 , G11C11/56
CPC classification number: H01L45/144 , G11C11/5678 , G11C13/0004 , G11C2213/79 , H01L27/2436 , H01L27/2472 , H01L45/06 , H01L45/1233 , H01L45/1675
Abstract: 一种既能实现利用相变膜作为存储元件时的高集成化又可实现容易形成相变膜的半导体器件及其制造方法。在构成1个存储单元的区域AR1的MISFET和与其相邻的MISFET的2个MISFET之间，MISFET的各源极在半导体基板(1)的表面上绝缘地相邻。而且，在半导体基板(1)的表面的俯视图中，横跨在两MISFET的各源极以及插塞(Plug)(8)及插塞(7)上形成相变膜(10)和具有比其电阻率低的电阻率的导电膜(11)的叠层结构。此外，此叠层结构作为在半导体基板(1)的表面上平行地延伸的布线起作用，导电膜(11)使平行方向的电流在半导体基板(1)的表面上流动。
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Patent Agency Ranking
公开(公告)号：CN101673754B
公开(公告)日：2011-11-30
申请号：CN200910178205.8
申请日：2005-05-19
Applicant: 瑞萨电子株式会社
IPC: H01L27/24 , H01L23/528 , G11C11/40
CPC classification number: H01L47/00 , G11C13/0004 , H01L27/2436 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体器件。例如，与位线(BL)平行地配置多个扩散层(L)，在扩散层(L)之间与位线(BL)交替地配置栅极(G)，对在位线(BL)方向排列的多个扩散层(L)，按照每个扩散层(L)交叉地配置位线接触件(BC)和源极节点接触件(SC)，在源极节点接触件(SC)上设置相变元件，从而由2个存储单元晶体管(Q1、Q2)和1个相变元件构成1个存储单元(MC)。另外，相变元件也能够不设置在源极节点接触件(SC)上而设置在位线接触件(BC)上。由此，例如能够实现存储单元晶体管的驱动能力的提高和面积的减小等。
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公开(公告)号：CN101436430B
公开(公告)日：2012-02-29
申请号：CN200810181438.9
申请日：2008-11-13
Applicant: 瑞萨电子株式会社
CPC classification number: G11C7/1039 , G11C7/1075 , G11C16/26
Abstract: 本发明提供一种半导体集成电路装置，其即使在来自多个CPU的访问请求产生竞争时也能实现低等待时间下的访问。在X解码器(121)的后级配置了保持上述X解码器的输出信号而能传递给字线驱动器(106)的第一锁存电路(104)。在Y解码器(122)的后级配置了保持上述Y解码器的输出信号而能传递给上述Y选择电路的第二锁存电路(105)。在读出放大器(108)的后级配置了保持上述读出放大器的输出信号而能够传递给输出电路(111、112)的第三锁存电路(110)。由此，能使读取上述非易失性半导体存储器的存储数据时的一系列处理流水线化，即使是在来自多个CPU的访问请求产生竞争时，也能实现低等待时间下的访问。
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公开(公告)号：CN102254570A
公开(公告)日：2011-11-23
申请号：CN201110078356.3
申请日：2005-05-19
Applicant: 瑞萨电子株式会社
CPC classification number: H01L47/00 , G11C13/0004 , H01L27/2436 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体器件。例如，与位线(BL)平行地配置多个扩散层(L)，在扩散层(L)之间与位线(BL)交替地配置栅极(G)，对在位线(BL)方向排列的多个扩散层(L)，按照每个扩散层(L)交叉地配置位线接触件(BC)和源极节点接触件(SC)，在源极节点接触件(SC)上设置相变元件，从而由2个存储单元晶体管(Q1、Q2)和1个相变元件构成1个存储单元(MC)。另外，相变元件也能够不设置在源极节点接触件(SC)上而设置在位线接触件(BC)上。由此，例如能够实现存储单元晶体管的驱动能力的提高和面积的减小等。
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公开(公告)号：CN101587746B
公开(公告)日：2011-01-26
申请号：CN200910151383.1
申请日：2005-02-18
Applicant: 瑞萨电子株式会社
IPC: G11C16/02
CPC classification number: G11C13/0004 , G11C13/0033 , G11C13/004 , G11C13/0064 , G11C13/0069 , G11C16/3454 , G11C2013/0092 , G11C2213/82
Abstract: 一种半导体器件，具有多个存储单元、中央处理单元、计测RESET时间的定时器电路、计测SET时间的定时器电路，通过使存储单元中使用的NMOS晶体管的阈值电压比外围电路低，容易地进行复位动作。该半导体器件的特征在于：改变在RESET和SET中流过的电流的方向，通过高速驱动位线，防止错误动作。使用最小尺寸的CMOS晶体管，以核心电压(例如1.2V)使相变元件工作时，因为CMOS晶体管的偏移，所以误写入、数据破坏成为问题。根据本发明，能以最小尺寸的单元晶体管实现低电压下的稳定工作。
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公开(公告)号：CN1624803B
公开(公告)日：2010-12-15
申请号：CN200410098334.3
申请日：2004-12-03
Applicant: 瑞萨电子株式会社
CPC classification number: G11C11/56 , G11C11/5678 , G11C13/0004 , G11C13/003 , G11C13/004 , G11C13/0069 , G11C2013/0054 , G11C2013/0071 , G11C2013/0078 , G11C2013/009 , G11C2213/76 , G11C2213/79
Abstract: 在非易失性相变存储器中，利用相变部的电阻变化来记录信息。如果使相变部发生焦耳热并保持为特定的温度，则成为低电阻状态，但如果此时使用恒定电压源，则由于在相变部的低电阻化的同时流过大电流，故试样被过热，成为高电阻状态。为此，难以稳定地进行相变部的低电阻化。解决方法是，控制存储单元选择用晶体管QM(MISFET)的栅电压，通过在成为低电阻状态时施加中间状态的电压来限制对试样施加的最大电流。
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