公开(公告)号：CN101136426B

公开(公告)日：2012-06-27

申请号：CN200710182150.9

申请日：2007-07-12

Applicant: 瑞萨电子株式会社

Inventor： 茂庭昌弘 ,  松崎望 ,  竹村理一郎

IPC: H01L27/24 ,  H01L23/522 ,  H01L21/822 ,  H01L21/768 ,  G11C11/56

CPC classification number: H01L45/144 ,  G11C11/5678 ,  G11C13/0004 ,  G11C2213/79 ,  H01L27/2436 ,  H01L27/2472 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1675

Abstract: 一种既能实现利用相变膜作为存储元件时的高集成化又可实现容易形成相变膜的半导体器件及其制造方法。在构成1个存储单元的区域AR1的MISFET和与其相邻的MISFET的2个MISFET之间，MISFET的各源极在半导体基板(1)的表面上绝缘地相邻。而且，在半导体基板(1)的表面的俯视图中，横跨在两MISFET的各源极以及插塞(Plug)(8)及插塞(7)上形成相变膜(10)和具有比其电阻率低的电阻率的导电膜(11)的叠层结构。此外，此叠层结构作为在半导体基板(1)的表面上平行地延伸的布线起作用，导电膜(11)使平行方向的电流在半导体基板(1)的表面上流动。

公开(公告)号：CN101447501B

公开(公告)日：2012-10-10

申请号：CN200810178685.3

申请日：2008-11-27

Applicant: 瑞萨电子株式会社

Inventor： 茂庭昌弘 ,  新田文彦 ,  松冈正道 ,  饭田里志

IPC: H01L27/24 ,  H01L23/522 ,  H01L21/822 ,  H01L21/768 ,  G11C16/02 ,  G11C11/56

CPC classification number: H01L45/144 ,  G11C13/0004 ,  H01L27/2436 ,  H01L45/06 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/1675 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及半导体装置及其制造方法。提供在搭载相变存储器和逻辑电路的存储器混载逻辑芯片中，将相变元件配置最下层布线之下的结构，也不会导致成本增加，并且防止动作电流增大的结构。多个接触插塞(CP0)中的到达成为MOS晶体管Q1的漏极层的扩散层(3)的接触插塞的端部与选择性地配置在层间绝缘膜(IL1)上的薄膜绝缘膜(19)的下表面接触。在该薄膜绝缘膜(19)上配置由作为硫族化物化合物系的相变材料的GST构成的相变膜(20)，在其上配置上部电极(21)。多个接触插塞(CP0)中的达到成为源极层的扩散层(3)的接触插塞的端部直接连接到贯通层间绝缘膜(IL2)的接触插塞(CP1)的端部上。