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公开(公告)号：CN110021321B
公开(公告)日：2024-09-17
申请号：CN201811551957.X
申请日：2018-12-18
Applicant: 瑞萨电子株式会社
IPC: G11C11/417
Abstract: 提供了一种具有低功耗写入辅助电路的半导体存储器器件。半导体存储器器件包括多个字线、多个位线对、多个存储器单元、多个辅助线对、写入驱动器电路、写入辅助电路和选择电路。存储器单元被耦合到字线和位线对，以使得一个存储器单元被耦合到一个字线和一个位线对的方式。辅助线对平行于位线对延伸，以使得一个辅助线对平行于一个位线对延伸的方式。选择电路根据选择信号将从位线对中选择的一个位线对耦合到写入驱动器电路，并且将平行于所选择的位线对延伸的相关联的辅助线对耦合到写入辅助电路。
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公开(公告)号：CN110010169B
公开(公告)日：2022-03-29
申请号：CN201810007557.6
申请日：2018-01-04
Applicant: 联华电子股份有限公司 , 瑞萨电子株式会社
Abstract: 本发明公开一种双端口静态随机存取存储器单元，其包含一第一电源线、一第一位线以及一第二位线。第一电源线设置于一第一字线及一第二字线之间。第一位线设置于第一电源线及第一字线之间。第二位线设置于第一电源线及第二字线之间。
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公开(公告)号：CN107431044B
公开(公告)日：2021-11-30
申请号：CN201580077422.1
申请日：2015-06-24
Applicant: 瑞萨电子株式会社
IPC: H01L21/8238 , H01L21/8234 , H01L27/088 , H01L27/092
Abstract: 根据实施例的半导体器件(1)包括：半导体衬底；在所述半导体衬底上形成的第一阱(15)；在所述半导体衬底上形成的第二阱(15)；在所述第一阱中形成的第一鳍(11)；在所述第二阱中形成的第二鳍(21)；和连接到所述第一鳍和所述第二鳍中的每一个鳍的第一电极(12a)。所述第一阱和所述第一鳍(11)具有相同的导电类型，并且所述第二阱和所述第二鳍(21)具有不同的导电类型。
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公开(公告)号：CN104900256B
公开(公告)日：2019-10-29
申请号：CN201410685195.8
申请日：2014-11-24
Applicant: 瑞萨电子株式会社
Inventor： 石井雄一郎
IPC: G11C11/413
Abstract: 一种半导体存储装置包括：SRAM存储单元，其由驱动晶体管、传输晶体管以及负载晶体管组成；I/O电路，其连接与所述存储单元连接的位线；以及工作模式控制电路，用于在恢复待机模式与正常工作模式之间切换所述I/O电路的工作模式。其中，所述I/O电路包括：写入驱动器，用于向所述位线写数据；读出放大器，用于从所述位线读数据；第一开关，插在所述位线与所述写入驱动器之间；第二开关，插在所述位线与所述读出放大器之间；预充电电路，用于对所述位线进行预充电；以及控制电路，用于根据来自所述工作模式控制电路的信号控制所述第一开关、所述第二开关以及所述预充电电路。
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公开(公告)号：CN104347112A
公开(公告)日：2015-02-11
申请号：CN201410373283.4
申请日：2014-07-31
Applicant: 瑞萨电子株式会社
IPC: G11C11/413
CPC classification number: G11C11/419 , G11C7/1069 , G11C7/1096 , G11C7/227
Abstract: 本发明涉及半导体装置以及数据读取方法，该半导体装置包括：存储器阵列，其被设置为使得位线对在列方向上布置在多个列中并且该位线对连接至一个数据闩锁电路，其中多个存储器单元连接至该位线对；预充电电路，其阻止在多个位线对当中的、由列地址信号选择的位线对的预充电并且将除由列地址信号选择的位线对之外的位线对预充电；以及数据闩锁电路，其基于第一位线和第二位线的电势从存储器阵列输出读取数据，其中第一位线构成第一位线对，并且第二位线构成第二位线对。
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Patent Agency Ranking
公开(公告)号：CN101950583B
公开(公告)日：2014-08-20
申请号：CN201010265006.3
申请日：2007-05-11
Applicant: 瑞萨电子株式会社
Inventor： 石井雄一郎
IPC: G11C8/08 , G11C5/06 , G11C11/413
CPC classification number: G11C8/08 , G11C5/063 , G11C11/413 , H01L2924/0002 , Y10S257/903 , H01L2924/00
Abstract: 本发明涉及可缩小布局面积的半导体存储器件。在第1金属布线层上设置供给N阱电压(VDDB)的金属(312)。金属(312)通过共有接触(216和219)与设置在N阱区内的有源层(300)进行电耦合，对N阱区供给N阱电压(VDDB)。在第3金属布线层上设置供给P阱电压(VSSB)的金属(332、333)。供给N阱电压(VDDB)的金属(312)因形成使用了第1金属布线层的金属的结构，故无需向下层的打基础区域，只要确保P阱电压(VSSB)的金属(332、333)的向下层的打基础区域即可。因此，可缩小供电单元(PMC)的Y方向的长度，并可缩小供电单元的布局面积。
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公开(公告)号：CN109961818B
公开(公告)日：2024-08-16
申请号：CN201811553812.3
申请日：2018-12-19
Applicant: 瑞萨电子株式会社
Inventor： 石井雄一郎
IPC: G11C15/04 , G11C11/4063 , H10B10/00
Abstract: 提供了半导体器件以便在抑制面积增加的同时降低耦合噪声。半导体器件包括：按行和列布置的存储器单元；为第一端口布置且各自对应于存储器单元的相应行而布置的多个第一字线；为第二端口布置且各自对应于存储器单元的相应行而布置的多个第二字线；各自被设置在相应的第一字线上方的多个第一虚设字线；各自被设置在相应的第二字线上方的多个第二虚设字线；驱动第一字线和第二字线的字线驱动器；以及虚设字线驱动器，用于以相反的相位借助于字线驱动器根据来自第一字线和第二字线中的第一字线的驱动来驱动针对相邻第二字线的第二虚设字线、或者借助于字线驱动器根据来自第一字线和第二字线中的第二字线的驱动来驱动针对相邻第一字线的第一虚设字线。
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公开(公告)号：CN107481747B
公开(公告)日：2023-06-06
申请号：CN201710379264.6
申请日：2017-05-25
Applicant: 瑞萨电子株式会社
Abstract: 本公开涉及多端口存储器、存储宏和半导体器件。一种多端口存储器包括地址控制电路、存储阵列、数据输入‑输出电路和控制电路，并且通过两个端口输入第一和第二地址信号以及时钟信号。地址控制电路包括第一和第二锁存电路、选择电路、解码电路和字线驱动电路。通过一个端口输入的第一地址信号被输入至第一锁存电路，并且通过另一端口输入的第二地址信号被输入至选择电路。选择电路选择第一和第二地址信号中的一个，第二锁存电路锁存所选地址信号并将所选地址信号输出至解码电路。字线驱动电路基于来自解码电路的输出信号驱动字线。
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公开(公告)号：CN107077885B
公开(公告)日：2021-03-12
申请号：CN201580053349.4
申请日：2015-03-31
Applicant: 瑞萨电子株式会社
IPC: G11C11/412 , G11C11/41 , G11C11/413
Abstract: 半导体器件具备SRAM电路。SRAM电路包括呈矩阵状排列有多个存储器单元(MC)的存储器阵列(11)、供各存储器单元(MC)共同连接的接地布线(ARVSS)、以及用于根据动作模式控制接地布线(ARVSS)的电位的第一电位控制电路(16)。第一电位控制电路(16)包括彼此并联连接于赋予接地电位的接地节点(VSS)与接地布线(ARVSS)之间的第一NMOS晶体管(NM10)及第一PMOS晶体管(PM10)。
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