公开(公告)号：CN101399258B

公开(公告)日：2012-05-30

申请号：CN200810161939.0

申请日：2008-09-27

Applicant: 瑞萨电子株式会社

Inventor： 三角和幸 ,  畑内和士

IPC: H01L25/00 ,  H01L25/065 ,  H01L23/488 ,  H01L23/495 ,  H01L23/544 ,  H01L23/31

CPC classification number: H01L24/73 ,  H01L2224/05554 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48247 ,  H01L2224/73265 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00014

Abstract: 本发明一种涉及半导体装置。能够得到在下垫板上横向排列地搭载两个芯片时容易进行芯片的对位的半导体装置。在横向排列地配置的第一以及第二下垫板(11)、(12)的周围配置多个内部导线(15)。将第一以及第二芯片(16)、(17)分别搭载在所述第一以及第二下垫板(11)、(12)上。在第一芯片(16)和第二芯片(17)的排列方向上延伸的横条(18)设置在第一以及第二芯片(16)、(17)与多个内部导线(15)之间。通过多个引线(20)，分别连接第一以及第二芯片(16)、(17)与多个内部导线(15)，连接第一芯片(16)和第二芯片(17)。这些由树脂(21)密封。在横条(18)上，在第一芯片(16)和第二芯片(17)的排列方向上，在相当于第一芯片和第二芯片之间的位置上，设置突起(19)作为标记。

公开(公告)号：CN101261973B

公开(公告)日：2011-12-21

申请号：CN200810082599.2

申请日：2008-03-05

Applicant: 瑞萨电子株式会社

Inventor： 三角和幸 ,  畑内和士 ,  高田泰纪 ,  安田直世 ,  新川秀之 ,  福留胜幸

IPC: H01L23/488 ,  H01L23/495

CPC classification number: H01L23/49541 ,  H01L23/49558 ,  H01L23/60 ,  H01L24/06 ,  H01L24/48 ,  H01L24/49 ,  H01L2223/6638 ,  H01L2224/05553 ,  H01L2224/05599 ,  H01L2224/48247 ,  H01L2224/48253 ,  H01L2224/49171 ,  H01L2224/85399 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01006 ,  H01L2924/01015 ,  H01L2924/01027 ,  H01L2924/01033 ,  H01L2924/01082 ,  H01L2924/13091 ,  H01L2924/181 ,  H01L2924/19043 ,  H01L2924/30105 ,  H01L2924/30107 ,  H01L2924/3011 ,  H01L2224/45099 ,  H01L2924/00

Abstract: 本发明的目的在于得到可防止内部引线的表面摩擦而出现伤痕的半导体装置。在下垫板(13)的周围设置多个内部引线(14)。在下垫板(13)与多个内部引线(14)之间的区域设置有接地的GND引线(16)。半导体芯片(17)与多个内部引线(14)分别被多个导线(21)连接。半导体芯片(17)与GND引线(16)被GND导线(22)连接。GND导线(22)配置在多个导线(21)之间。邻接的内部引线(14)的前端的间隔为0.2mm以下。