公开(公告)号：CN104952482B

公开(公告)日：2020-09-01

申请号：CN201510131835.5

申请日：2015-03-24

Applicant: 瑞萨电子株式会社

Inventor： 佐野聪明 ,  柴田健 ,  田中信二 ,  薮内诚 ,  前田德章

IPC: G11C11/413

Abstract: 本公开的各个实施例提供的半导体存储器件可以增加写入裕度并且抑制芯片面积的增加。该半导体存储器件包括：多个存储器单元，按矩阵布置；多个位线对，对应于存储器单元的每一列而布置；写入驱动器电路，其根据写入数据来将数据传输至所选列的位线对；以及写入辅助电路，其将在所选列的位线对中的在低电位侧上的位线驱动至负电压电平。该写入辅助电路包括：第一信号布线；第一驱动器电路，其根据控制信号来驱动第一信号布线；以及第二信号布线，其耦合至在低电位侧上的位线，并且基于与第一信号布线的接线间耦合电容、通过第一驱动器电路的驱动，来生成负电压。

公开(公告)号：CN103703557A

公开(公告)日：2014-04-02

申请号：CN201180072617.9

申请日：2011-07-29

Applicant: 瑞萨电子株式会社

Inventor： 柴田健 ,  柳谷优太

IPC: H01L21/8244 ,  H01L27/11

CPC classification number: H01L27/1104 ,  G11C5/14 ,  G11C11/412 ,  G11C11/417 ,  G11C11/418 ,  G11C11/419 ,  H01L21/823892 ,  H01L27/0207 ,  H01L27/092 ,  H01L27/1116 ,  H01L29/0684 ,  H01L29/0847 ,  H01L29/1079 ,  H01L29/42356 ,  G11C11/413

Abstract: 提供一种具有高自由度的布局的半导体器件及该半导体器件的制造方法。在该半导体器件中，在第1部分（AR1）中，沿X轴方向交替地邻接地配置有多个p型阱（PW）和多个n型阱（NW），在沿Y轴方向夹着该AR1的一侧配置有相对于该多个PW的公共的供电区域（ARP2），在另一侧配置有相对于该多个NW的公共的供电区域（ARN2）。例如，在相对于PW的供电区域（ARP2）内形成有在X轴方向上具有细长形状的p+型的供电用扩散层（P+（DFE））。在AR1中，配置有跨着PW、NW的边界且沿X轴方向延伸的多个栅极层（GT）。由此形成多个MIS晶体管。

公开(公告)号：CN105870064A

公开(公告)日：2016-08-17

申请号：CN201610373447.2

申请日：2011-07-29

Applicant: 瑞萨电子株式会社

Inventor： 柴田健 ,  柳谷优太

IPC: H01L21/8244 ,  H01L27/11

CPC classification number: H01L27/11 ,  H01L27/1104

Abstract: 本发明提供一种具有高自由度的布局的半导体器件。在该半导体器件中，在第1部分(AR1)中，沿X轴方向交替地邻接地配置有多个p型阱(PW)和多个n型阱(NW)，在沿Y轴方向夹着该AR1的一侧配置有相对于该多个PW的公共的供电区域(ARP2)，在另一侧配置有相对于该多个NW的公共的供电区域(ARN2)。例如，在相对于PW的供电区域(ARP2)内形成有在X轴方向上具有细长形状的p+型的供电用扩散层(P+(DFE))。在AR1中，配置有跨着PW、NW的边界且沿X轴方向延伸的多个栅极层(GT)。由此形成多个MIS晶体管。

公开(公告)号：CN103703557B

公开(公告)日：2016-06-15

申请号：CN201180072617.9

申请日：2011-07-29

Applicant: 瑞萨电子株式会社

Inventor： 柴田健 ,  柳谷优太

IPC: H01L21/8244 ,  H01L27/11

CPC classification number: H01L27/1104 ,  G11C5/14 ,  G11C11/412 ,  G11C11/417 ,  G11C11/418 ,  G11C11/419 ,  H01L21/823892 ,  H01L27/0207 ,  H01L27/092 ,  H01L27/1116 ,  H01L29/0684 ,  H01L29/0847 ,  H01L29/1079 ,  H01L29/42356

Abstract: 提供一种具有高自由度的布局的半导体器件及该半导体器件的制造方法。在该半导体器件中，在第1部分（AR1）中，沿X轴方向交替地邻接地配置有多个p型阱（PW）和多个n型阱（NW），在沿Y轴方向夹着该AR1的一侧配置有相对于该多个PW的公共的供电区域（ARP2），在另一侧配置有相对于该多个NW的公共的供电区域（ARN2）。例如，在相对于PW的供电区域（ARP2）内形成有在X轴方向上具有细长形状的p+型的供电用扩散层（P+（DFE））。在AR1中，配置有跨着PW、NW的边界且沿X轴方向延伸的多个栅极层（GT）。由此形成多个MIS晶体管。

公开(公告)号：CN105870064B

公开(公告)日：2019-03-22

申请号：CN201610373447.2

申请日：2011-07-29

Applicant: 瑞萨电子株式会社

Inventor： 柴田健 ,  柳谷优太

IPC: H01L21/8244 ,  H01L27/11

Abstract: 本发明提供一种具有高自由度的布局的半导体器件。在该半导体器件中，在第1部分(AR1)中，沿X轴方向交替地邻接地配置有多个p型阱(PW)和多个n型阱(NW)，在沿Y轴方向夹着该AR1的一侧配置有相对于该多个PW的公共的供电区域(ARP2)，在另一侧配置有相对于该多个NW的公共的供电区域(ARN2)。例如，在相对于PW的供电区域(ARP2)内形成有在X轴方向上具有细长形状的p+型的供电用扩散层(P+(DFE))。在AR1中，配置有跨着PW、NW的边界且沿X轴方向延伸的多个栅极层(GT)。由此形成多个MIS晶体管。

公开(公告)号：CN104952482A

公开(公告)日：2015-09-30

申请号：CN201510131835.5

申请日：2015-03-24

Applicant: 瑞萨电子株式会社

Inventor： 佐野聪明 ,  柴田健 ,  田中信二 ,  薮内诚 ,  前田德章

IPC: G11C11/413

Abstract: 本公开的各个实施例提供的半导体存储器件可以增加写入裕度并且抑制芯片面积的增加。该半导体存储器件包括：多个存储器单元，按矩阵布置；多个位线对，对应于存储器单元的每一列而布置；写入驱动器电路，其根据写入数据来将数据传输至所选列的位线对；以及写入辅助电路，其将在所选列的位线对中的在低电位侧上的位线驱动至负电压电平。该写入辅助电路包括：第一信号布线；第一驱动器电路，其根据控制信号来驱动第一信号布线；以及第二信号布线，其耦合至在低电位侧上的位线，并且基于与第一信号布线的接线间耦合电容、通过第一驱动器电路的驱动，来生成负电压。