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公开(公告)号：CN107731819B
公开(公告)日：2023-07-18
申请号：CN201710560757.X
申请日：2017-07-11
Applicant: 瑞萨电子株式会社
Abstract: 提供一种制造半导体器件的方法，实现了半导体器件的稳定性的提高。得到以下结构：在位于存储区中的半导体衬底上方形成用于存储元件的栅绝缘膜的第一绝缘膜，在位于较低击穿电压MISFET形成区中的半导体衬底上方形成用于较低击穿电压MISFET的栅绝缘膜的第二绝缘膜和在位于较高击穿电压MISFET形成区中的半导体衬底上方形成用于较高击穿电压MISFET的栅绝缘膜的第三绝缘膜。随后形成用于栅电极的膜，然后对膜进行图案化，以形成存储元件、较低击穿电压MISFET和较高击穿电压MISFET的相应栅电极。在形成第一绝缘膜的步骤之后，执行形成第二绝缘膜的步骤。在形成第一绝缘膜的步骤之前，执行形成第三绝缘膜的步骤。
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公开(公告)号：CN108878427A
公开(公告)日：2018-11-23
申请号：CN201810246905.5
申请日：2018-03-23
Applicant: 瑞萨电子株式会社
IPC: H01L27/115 , H01L27/11568 , H01L27/1157 , H01L27/11573 , H01L21/336 , H01L29/792
Abstract: 本文公开了半导体器件及其制造方法。在具有ONO膜的MONOS存储器中，防止在ONO膜上方的控制栅电极的下表面的端部与ONO膜下方的半导体衬底之间发生电介质击穿和短路。当形成在ONO膜ON上方的多晶硅膜被处理以形成控制栅电极时，ONO膜不被处理。随后，形成覆盖控制栅电极的侧表面的第二偏移间隔物。然后，使用第二偏移间隔物作为掩模，处理ONO膜。这产生了ONO膜的端部在控制栅电极的栅极长度方向上分别从控制栅电极的侧表面向外突出的形状。
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公开(公告)号：CN105470203B
公开(公告)日：2020-01-24
申请号：CN201510640606.6
申请日：2015-09-30
Applicant: 瑞萨电子株式会社
IPC: H01L21/28 , H01L21/336 , H01L29/423 , H01L29/792
Abstract: 本发明涉及一种制造半导体器件的方法。为了提供具有改善的性能的半导体器件同时改善半导体器件的制造步骤中的吞吐量。在半导体衬底上形成由第一绝缘膜、第二绝缘膜、第三绝缘膜、第四绝缘膜和第五绝缘膜构成的绝缘膜部。所述第二绝缘膜是第一电荷存储膜并且所述第四绝缘膜是第二电荷存储膜。所述第一电荷存储膜含有硅和氮；所述第三绝缘膜含有硅和氧；并且所述第二电荷存储膜含有硅和氮。所述第三绝缘膜的厚度小于所述第一电荷存储膜的厚度并且所述第二电荷存储膜的厚度大于所述第一电荷存储膜的厚度。通过用含水的处理液对所述第一电荷存储膜的上表面进行处理来形成所述第三绝缘膜。
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公开(公告)号：CN107731819A
公开(公告)日：2018-02-23
申请号：CN201710560757.X
申请日：2017-07-11
Applicant: 瑞萨电子株式会社
IPC: H01L27/11517 , H01L27/11563 , H01L27/115
CPC classification number: H01L27/11563 , H01L21/28282 , H01L27/1157 , H01L27/11573 , H01L27/11517 , H01L27/115
Abstract: 提供一种制造半导体器件的方法，实现了半导体器件的稳定性的提高。得到以下结构：在位于存储区中的半导体衬底上方形成用于存储元件的栅绝缘膜的第一绝缘膜，在位于较低击穿电压MISFET形成区中的半导体衬底上方形成用于较低击穿电压MISFET的栅绝缘膜的第二绝缘膜和在位于较高击穿电压MISFET形成区中的半导体衬底上方形成用于较高击穿电压MISFET的栅绝缘膜的第三绝缘膜。随后形成用于栅电极的膜，然后对膜进行图案化，以形成存储元件、较低击穿电压MISFET和较高击穿电压MISFET的相应栅电极。在形成第一绝缘膜的步骤之后，执行形成第二绝缘膜的步骤。在形成第一绝缘膜的步骤之前，执行形成第三绝缘膜的步骤。
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公开(公告)号：CN104752435B
公开(公告)日：2019-04-09
申请号：CN201410831957.0
申请日：2014-12-26
Applicant: 瑞萨电子株式会社
IPC: H01L27/11519 , H01L27/11531 , H01L27/11521 , H01L27/11524 , H01L29/423 , G11C16/10 , G11C16/04
Abstract: 提供一种半导体器件，其具有改善的性能。半导体器件包括闪存的存储单元。各个存储单元都包括具有由浮栅电极的一部分形成的栅电极的用于写入/擦除数据的电容器元件，以及具有由浮栅电极的另一部分形成的栅电极的用于读取数据的MISFET。用于写入/擦除数据的电容器元件包括具有相反导电类型的p型半导体区和n型半导体区。在用于写入/擦除数据的电容器元件中在栅极长度方向上浮栅电极的长度小于在用于读取数据的MISFET中在栅极长度方向上浮栅电极的长度。
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Patent Agency Ranking
公开(公告)号：CN105470203A
公开(公告)日：2016-04-06
申请号：CN201510640606.6
申请日：2015-09-30
Applicant: 瑞萨电子株式会社
IPC: H01L21/8247
Abstract: 本发明涉及一种制造半导体器件的方法。为了提供具有改善的性能的半导体器件同时改善半导体器件的制造步骤中的吞吐量。在半导体衬底上形成由第一绝缘膜、第二绝缘膜、第三绝缘膜、第四绝缘膜和第五绝缘膜构成的绝缘膜部。所述第二绝缘膜是第一电荷存储膜并且所述第四绝缘膜是第二电荷存储膜。所述第一电荷存储膜含有硅和氮；所述第三绝缘膜含有硅和氧；并且所述第二电荷存储膜含有硅和氮。所述第三绝缘膜的厚度小于所述第一电荷存储膜的厚度并且所述第二电荷存储膜的厚度大于所述第一电荷存储膜的厚度。通过用含水的处理液对所述第一电荷存储膜的上表面进行处理来形成所述第三绝缘膜。
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公开(公告)号：CN103887312A
公开(公告)日：2014-06-25
申请号：CN201310701113.X
申请日：2013-12-18
Applicant: 瑞萨电子株式会社
Inventor： 山越英明
IPC: H01L27/115
CPC classification number: H01L27/11524 , G11C16/00 , G11C16/0408
Abstract: 本发明提供了一种包括具有高性能并且还具有高可靠度的非易失性存储器单元的半导体器件。非易失性存储器单元包括第一n阱、在第一方向上与第一n阱分离的第二n阱、形成于第一n阱中的选择晶体管、形成为在平面视图中与第一n阱的一部分和第二n阱的一部分重叠的浮置栅极电极、以及形成于浮置栅极电极的两侧上的第二n阱中的n导电类型半导体区。在写入操作中，-7V被施加到被选择的非易失性存储器单元的漏极，-8V被施加到选择晶体管的栅极电极，并且此外-3V被施加到n导电类型半导体区，以便获得更高的写入速度。由此，区分被选择的非易失性存储单元与未被选择的非易失性存储器单元。
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公开(公告)号：CN108878427B
公开(公告)日：2023-09-19
申请号：CN201810246905.5
申请日：2018-03-23
Applicant: 瑞萨电子株式会社
IPC: H10B43/30 , H10B43/35 , H10B43/40 , H01L21/336 , H01L29/792
Abstract: 本文公开了半导体器件及其制造方法。在具有ONO膜的MONOS存储器中，防止在ONO膜上方的控制栅电极的下表面的端部与ONO膜下方的半导体衬底之间发生电介质击穿和短路。当形成在ONO膜ON上方的多晶硅膜被处理以形成控制栅电极时，ONO膜不被处理。随后，形成覆盖控制栅电极的侧表面的第二偏移间隔物。然后，使用第二偏移间隔物作为掩模，处理ONO膜。这产生了ONO膜的端部在控制栅电极的栅极长度方向上分别从控制栅电极的侧表面向外突出的形状。
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公开(公告)号：CN103887312B
公开(公告)日：2018-06-26
申请号：CN201310701113.X
申请日：2013-12-18
Applicant: 瑞萨电子株式会社
Inventor： 山越英明
IPC: H01L27/11517
CPC classification number: H01L27/11524 , G11C16/00 , G11C16/0408
Abstract: 提供了一种包括具有高性能并且还具有高可靠度的非易失性存储器单元的半导体器件。非易失性存储器单元包括第一n阱、在第一方向上与第一n阱分离的第二n阱、形成于第一n阱中的选择晶体管、形成为在平面视图中与第一n阱的一部分和第二n阱的一部分重叠的浮置栅极电极、以及形成于浮置栅极电极的两侧上的第二n阱中的n导电类型半导体区。在写入操作中，‑7V被施加到被选择的非易失性存储器单元的漏极，‑8V被施加到选择晶体管的栅极电极，并且此外‑3V被施加到n导电类型半导体区，以便获得更高的写入速度。由此，区分被选择的非易失性存储单元与未被选择的非易失性存储器单元。
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公开(公告)号：CN104752435A
公开(公告)日：2015-07-01
申请号：CN201410831957.0
申请日：2014-12-26
Applicant: 瑞萨电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/11524 , G11C16/0433 , G11C16/0441 , G11C16/10 , H01L27/11519 , H01L27/11521 , H01L27/11531 , H01L29/42324 , H01L29/42328
Abstract: 提供一种半导体器件，其具有改善的性能。半导体器件包括闪存的存储单元。各个存储单元都包括具有由浮栅电极的一部分形成的栅电极的用于写入/擦除数据的电容器元件，以及具有由浮栅电极的另一部分形成的栅电极的用于读取数据的MISFET。用于写入/擦除数据的电容器元件包括具有相反导电类型的p型半导体区和n型半导体区。在用于写入/擦除数据的电容器元件中在栅极长度方向上浮栅电极的长度小于在用于读取数据的MISFET中在栅极长度方向上浮栅电极的长度。
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