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公开(公告)号：CN105789308A
公开(公告)日：2016-07-20
申请号：CN201510977440.7
申请日：2015-12-23
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明涉及半导体器件及其制造方法。在包括周期性布置p型柱和n型柱的超结结构的半导体器件中，形成半导体元件的单元区中的p型柱区的深度制造得比围绕单元区的中间区中的p型柱区的深度浅。由此，单元区的击穿电压低于中间区的击穿电压。使雪崩击穿现象优选发生在即使在产生雪崩电流也会使使该电流分散和平稳流动的单元区中。由此，能避免局部电流集中和伴随发生的击穿，并因此能提高雪崩电阻，即使半导体器件损坏的雪崩电流量。
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公开(公告)号：CN117650160A
公开(公告)日：2024-03-05
申请号：CN202310887281.6
申请日：2023-07-19
Applicant: 瑞萨电子株式会社
IPC: H01L29/423 , H01L29/40 , H01L29/78 , H01L21/336 , H01L27/088
Abstract: 本公开的各实施例涉及半导体器件及其制造方法。在半导体衬底中形成了沟槽。在该沟槽中并且在该半导体衬底的上表面上形成绝缘膜。对该绝缘膜执行离子注入。对该绝缘膜执行蚀刻处理，由此减小该绝缘膜的厚度。经由该绝缘膜在该沟槽中形成导电膜。在平面视图中，该沟槽沿Y方向延伸。以从相对于该半导体衬底的该上表面的法线的延伸方向倾斜预定角度的方向，执行上述离子注入。
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公开(公告)号：CN117276340A
公开(公告)日：2023-12-22
申请号：CN202310734704.0
申请日：2023-06-20
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/423 , H01L23/522 , H01L21/336
Abstract: 本公开涉及一种半导体器件及其制造方法，其中公开了一种分栅结构的改进功率MOSFET，分栅结构包括在沟槽中的栅极电极和场板电极。改进功率MOSFET包括形成在沟槽TR的下部处的场板电极FP，并且包括形成在沟槽TR的上部处的栅极电极GE。场板电极FP还包括形成在沟槽TR的上部处以提供源极电位的接触部FPa。栅极电极GE还包括在沟槽TR中的接触部FPa两侧处的连接部GEa。连接部GEa将栅极电极GE在区域2A侧处的一个部分与栅极电极GE在区域2A’侧处的另一部分电连接。
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公开(公告)号：CN118629864A
公开(公告)日：2024-09-10
申请号：CN202410176450.X
申请日：2024-02-08
Applicant: 瑞萨电子株式会社
IPC: H01L21/28 , H01L29/40 , H01L29/423 , H01L21/336
Abstract: 一种制造半导体器件的方法，包括：场板电极经由第一绝缘膜而形成在沟槽的内部；场板电极的另一部分被选择性地去除，使得场板电极的一部分被作为引线部分保留；在第一绝缘膜凹陷之后，保护膜被形成在第一绝缘膜上；栅极绝缘膜形成在沟槽的内部，并且第二绝缘膜形成，以覆盖场板电极；导电膜形成在栅极绝缘膜、第二绝缘膜和保护膜上；通过去除位于沟槽外部的导电膜，栅极电极形成在场板电极上，此时，在保护膜和第二绝缘膜中的一者上形成的、与引线部分接触的导电膜被去除。
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公开(公告)号：CN108695390B
公开(公告)日：2023-08-25
申请号：CN201810284461.4
申请日：2018-04-02
Applicant: 瑞萨电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 在具有超级结结构的垂直功率MOSFET中，即使n型柱状物区域和p型柱状物区域的纵横比增加来改变p型柱状物区域的杂质浓度，也可以确保功率MOSFET的耐压。P型半导体区域PR1形成在与p型柱状物区域PC1相邻的n型柱状物NC1的侧面上。在该配置中，p型半导体区域PR1从n型柱状物区域NC1的上端部开始形成深度，该深度是从n型柱状物区域NC1的侧面的上端部至下端部的高度的大约一半。这使得包括p型半导体区域PR1和p型柱状物区域PC1的整个p型柱状物区域的侧面倾斜。
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Patent Agency Ranking
公开(公告)号：CN107808861A
公开(公告)日：2018-03-16
申请号：CN201710682932.2
申请日：2017-08-11
Applicant: 瑞萨电子株式会社
CPC classification number: H01L29/7802 , H01L21/2205 , H01L21/2251 , H01L21/2253 , H01L29/0634 , H01L29/0878 , H01L29/0886 , H01L29/66712 , H01L29/7811 , H01L29/8611 , H01L23/481 , H01L24/64
Abstract: 本发明涉及半导体装置以及制造半导体装置的方法。本发明提高了半导体装置的特性。具有其中p型柱区域和n型柱区域周期性地布置的超结结构的半导体装置被配置如下。每个n型柱区域都具有包括位于沟槽之间的n型外延层的垂直部以及部署在沟槽的侧面上的锥形嵌入式n型外延膜。每个p型柱区域都包括部署在沟槽内的嵌入式p型外延膜。因而锥形嵌入式n型外延膜被设置在其中将要部署p型柱区域的沟槽的侧壁上，由此允许p型柱区域具有倒梯形形状，从而带来p型柱区域中的p型杂质的浓度变化的裕度增加。导通电阻能够通过n型杂质(例如，As)的横向扩散来降低。
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公开(公告)号：CN105374877A
公开(公告)日：2016-03-02
申请号：CN201510493423.6
申请日：2015-08-12
Applicant: 瑞萨电子株式会社
Abstract: 本发明提供一种半导体器件，使半导体器件(纵型的功率MOSFET)的特性提高。在将形成有半导体元件的单元区域(CR)包围的周边区域(PER)中设置具有角部的螺旋状的p型柱区域(PC3)。在将形成有半导体元件的单元区域(CR)包围的周边区域(PER)的外延层上形成将单元区域(CR)螺旋状地包围、且具有构成角部的第1侧面和第2侧面的沟槽，在该沟槽埋入外延层。像这样，通过将p型柱区域(PC3)(n型柱区域)螺旋状地配置，而能够避免基于过热点的耐压裕度的降低。另外，由于维持了p型柱区域(PC3)(n型柱区域)的连续性，所以电场朝向外周部被阶段地缓和，耐压得以提高。
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公开(公告)号：CN118471810A
公开(公告)日：2024-08-09
申请号：CN202311835271.4
申请日：2023-12-28
Applicant: 瑞萨电子株式会社
Inventor： 安孙子雄哉
IPC: H01L21/336 , H01L29/78 , H01L29/06 , H01L29/40
Abstract: 本公开涉及一种制造半导体器件的方法，半导体器件的可靠性被改进。场板电极形成在沟槽内部的绝缘膜上。接下来，通过对绝缘膜进行各向同性蚀刻过程，绝缘膜被减薄，并且场板电极的上部从绝缘膜暴露。接下来，对从绝缘膜暴露的场板电极执行各向同性蚀刻过程(化学干法蚀刻过程)。以该方式，场板电极的上部的拐角被倒角或圆化，并且因此，在场板电极的上部处的电场的集中可以被缓和。
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公开(公告)号：CN107808861B
公开(公告)日：2023-06-27
申请号：CN201710682932.2
申请日：2017-08-11
Applicant: 瑞萨电子株式会社
Abstract: 本发明涉及半导体装置以及制造半导体装置的方法。本发明提高了半导体装置的特性。具有其中p型柱区域和n型柱区域周期性地布置的超结结构的半导体装置被配置如下。每个n型柱区域都具有包括位于沟槽之间的n型外延层的垂直部以及部署在沟槽的侧面上的锥形嵌入式n型外延膜。每个p型柱区域都包括部署在沟槽内的嵌入式p型外延膜。因而锥形嵌入式n型外延膜被设置在其中将要部署p型柱区域的沟槽的侧壁上，由此允许p型柱区域具有倒梯形形状，从而带来p型柱区域中的p型杂质的浓度变化的裕度增加。导通电阻能够通过n型杂质(例如，As)的横向扩散来降低。
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公开(公告)号：CN114744022A
公开(公告)日：2022-07-12
申请号：CN202210396513.3
申请日：2016-02-23
Applicant: 瑞萨电子株式会社
IPC: H01L29/06 , H01L29/78 , H01L27/088 , H01L21/336 , H01L21/8234
Abstract: 本发明涉及半导体器件及其制造方法。形成具有高纵横比的超结结构。使用沟槽填充工艺以层的形式分开地形成外延层，并且当每一个层已经形成时，在该层中形成沟槽。例如，当已经形成第一外延层时，在该外延层中形成第一沟槽。随后，当已经形成第二外延层时，在该外延层中形成第二沟槽。随后，当已经形成第三外延层时，在第三外延层中形成第三沟槽。
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