公开(公告)号：CN118053777A

公开(公告)日：2024-05-17

申请号：CN202311153853.4

申请日：2023-09-08

Applicant: 瑞萨电子株式会社

Inventor： 北市幸佑

IPC: H01L21/66 ,  H01L23/544

Abstract: 本文公开了制造半导体器件的方法。在晶片测试步骤中，通过使用设置在划线区域中并且电连接到虚设半导体元件的测试电极来检查形成在半导体衬底的划线区域中的虚设半导体元件。在划片步骤中，通过使用划片刀片来切割该半导体衬底的该划线区域。测试电极包括多个焊盘部分和将该多个焊盘部分彼此连接的多个连接部分。多个连接部分中的每个连接部分的宽度大于划片刀片的宽度，并且小于多个焊盘部分中的每一个的宽度。在平面图中，多个焊盘部分在划片刀片的移动方向上以线性方式布置，并且多个连接部分在移动方向上以交错方式布置。

公开(公告)号：CN117594467A

公开(公告)日：2024-02-23

申请号：CN202310765711.7

申请日：2023-06-27

Applicant: 瑞萨电子株式会社

Inventor： 安藤公一 ,  波多俊幸 ,  北市幸佑 ,  冈浩伟

IPC: H01L21/66 ,  H01L21/304

Abstract: 本公开涉及一种制造半导体器件的方法。在划片步骤中出现裂纹的情况下，可以抑制裂纹向元件区域发展。在半导体晶片的主表面中形成第一划线区域和第二划线区域，第一划线区域和第二划线区域两者都限定元件区域。在第一划线区域中，形成评估深沟槽组，评估深沟槽组包括评估深沟槽‑第一部分和评估深沟槽‑第二部分。评估深沟槽‑第一部分被形成在第一区域中。在位于第一区域和元件区域之间的第二区域中，评估深沟槽‑第二部分具有在X轴方向上的宽度，并且被形成为在Y轴方向上延伸的条形。

公开(公告)号：CN117116781A

公开(公告)日：2023-11-24

申请号：CN202310374962.2

申请日：2023-04-10

Applicant: 瑞萨电子株式会社

Inventor： 北市幸佑 ,  杉浦正俊 ,  民本秀明 ,  前田武彦 ,  高田圭太 ,  京极好孝

IPC: H01L21/60 ,  H01L21/48 ,  H01L23/367

Abstract: 本公开的各实施例涉及制造半导体器件的方法。为了制造半导体器件，在经由第一粘合剂材料将半导体芯片安装在引线框架的裸片焊盘上之后，执行用于固化导电膏型的第一粘合剂材料的第一热处理。之后，金属板被设置在半导体芯片的焊盘上，使得金属板经由导电膏型的第二粘合剂材料面向半导体芯片的焊盘，并且执行用于固化第一粘合剂材料和第二粘合剂材料中的每一者的第二热处理。第一热处理的时间小于第二热处理的时间。在第一粘合剂材料被第一热处理固化后，第一粘合剂材料被第二热处理进一步固化。