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公开(公告)号：CN119325271A
公开(公告)日：2025-01-17
申请号：CN202410053680.7
申请日：2024-01-15
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式涉及半导体装置。沟槽构造部具有：场板电极；第一绝缘膜，其设于场板电极与半导体层之间；第二绝缘膜，其设于场板电极上，向比第一绝缘膜靠近半导体层的第一面的一侧延伸突出；以及栅极电极，其具有设于第二绝缘膜上的第一部分和设于第一绝缘膜上且比第一部分厚的第二部分。栅极接触部从栅极配线层向第二部分延伸突出而与第二部分相接，且不位于第一部分与栅极配线层之间。在第二方向上，第一部分位于栅极接触部与第二部分相接的下端部的相邻处。
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公开(公告)号：CN111668307B
公开(公告)日：2023-11-21
申请号：CN201910589642.2
申请日：2019-06-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 川井博文
IPC: H01L29/78 , H01L29/06 , H01L29/08 , H01L21/336
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公开(公告)号：CN110911489A
公开(公告)日：2020-03-24
申请号：CN201910022629.9
申请日：2019-01-10
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L21/336
Abstract: 实施方式提供一种能够小型化的半导体装置。实施方式的半导体装置具备：第1导电型的半导体基板；第1元件，至少一部分形成在上述半导体基板的上层部分，包含第2导电型的第1埋入层；第2元件，至少一部分形成在上述半导体基板的上层部分，包含上述第2导电型的第2埋入层；第1导电性部件，配置在上述半导体基板中的上述第1元件与上述第2元件之间，上端在上述半导体基板的上表面露出，下端位于比上述第1埋入层的下端及上述第2埋入层的下端靠下方的位置；以及上述第2导电型的第1半导体区域，设置在上述半导体基板内，与上述第1导电性部件接触。
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公开(公告)号：CN116632063A
公开(公告)日：2023-08-22
申请号：CN202210781346.4
申请日：2022-07-04
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423
Abstract: 根据一实施方式半导体装置具备：第一电极；第一导电型的第一半导体区域；第二导电型的第二半导体区域；第一导电型的第三半导体区域；第一导电部；第一栅极电极；第二导电部；第二栅极电极；第一连接部；以及第二电极。第一导电部隔着第一绝缘部设于第一半导体区域之中。第一栅极电极在与第一方向垂直的第二方向上与第二半导体区域面对，第一方向是从第一电极朝向第一半导体区域的方向。第二导电部隔着第二绝缘部设于第一半导体区域之中。第二栅极电极在第二方向上与第二半导体区域面对。第一连接部设于比第二半导体区域以及第三半导体区域靠上方的位置，与第一栅极电极以及第二栅极电极相接。第二电极设于第二半导体区域以及第三半导体区域之上。
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公开(公告)号：CN111668307A
公开(公告)日：2020-09-15
申请号：CN201910589642.2
申请日：2019-06-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 川井博文
IPC: H01L29/78 , H01L29/06 , H01L29/08 , H01L21/336
Abstract: 本发明的实施方式提供能够抑制耐压及通态电阻的不均的半导体装置及其制造方法。实施方式的半导体装置具备：具有源极区域及漏极区域的半导体部分；配置于上述源极区域与上述漏极区域之间、下部设置于上述半导体部分内、上部设置于上述半导体部分上的第1绝缘部；上述源极区域侧的端部配置于上述半导体部分上、上述漏极区域侧的端部配置于上述第1绝缘部上的栅极电极；和连续地设置于上述栅极电极中的上述漏极区域侧的端部上、上述第1绝缘部中的未被上述栅极电极覆盖的部分上及上述漏极区域中的上述第1绝缘部侧的端部上的第2绝缘部。
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