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公开(公告)号：CN112531010B
公开(公告)日：2024-04-26
申请号：CN202010073396.8
申请日：2020-01-22
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 吉川大辉
IPC: H01L29/06 , H01L29/861 , H01L29/78 , H01L29/739
Abstract: 提供的能够抑制由电压施加引起的耐压的降低的半导体装置具备第1电极、第1导电型的第1、第3半导体区域、第2导电型的第2半导体区域及多个环状区域、第2电极、第3电极及半绝缘层。第2半导体区域设置于第1半导体区域的上方。第3半导体区域设置于第1半导体区域的上方，包围第2半导体区域。多个环状区域分别包围第2半导体区域。第2电极设置于第2半导体区域的上方。第3电极设置于第3半导体区域的上方。半绝缘层与第1半导体区域、第2电极、多个环状区域及第3电极接触。多个环状区域包含第1环状区域及设置于第1环状区域与第3半导体区域之间的第2环状区域。径向上的第2环状区域的长度比径向上的第1环状区域的长度短。
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公开(公告)号：CN116805651A
公开(公告)日：2023-09-26
申请号：CN202211446144.0
申请日：2022-11-18
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/41 , H01L29/739
Abstract: 实施方式提供半导体装置，能够降低接通时的损耗。实施方式的半导体装置具备第一电极、半导体部、第二电极、构造体和绝缘部。半导体部包含设于第一电极之上的p型的第一半导体区域、设于第一半导体区域之上的n型的第二半导体区域、设于第二半导体区域之上的p型的第三半导体区域和设于第三半导体区域之上的n型的第四半导体区域及p型的第五半导体区域。构造体包含栅极部和虚设部，栅极部包含至少一个栅极电极，虚设部包含至少两个虚设电极。栅极部和虚设部交替地配置。对于第二电极，施加第一电位。对于栅极电极，施加比第一电位高的第二电位。对于设于与栅极部相邻的位置的虚设电极，施加比第一电位高的第三电位。
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公开(公告)号：CN119730360A
公开(公告)日：2025-03-28
申请号：CN202311660259.4
申请日：2023-12-06
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 本发明的实施方式涉及半导体装置的制造方法以及半导体装置。在一个实施方式的半导体装置的制造方法中，形成具有晶体管区域以及二极管区域的半导体部，通过从半导体部的上方照射的离子在二极管区域中的半导体部的下部形成第一寿命控制区域，通过从半导体部的上方穿过掩模而照射的离子在半导体部的上部以不与第一寿命控制区域重合的方式与第一寿命控制区域同时形成第二寿命控制区域。
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公开(公告)号：CN119730339A
公开(公告)日：2025-03-28
申请号：CN202410161487.5
申请日：2024-02-05
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 本发明的实施方式涉及半导体装置及其制造方法。根据一个实施方式，半导体装置具有第1电极、从第1电极分离的第2电极以及设置于所述第1电极与所述第2电极之间的半导体部。半导体部在与从第1电极朝向第2电极的第1方向垂直的第2方向上，具有第1区域、第2区域及设置于第1区域与第2区域之间的第3区域。第3区域包括设置于第1电极之上的第1导电型的第10半导体区域，以及设置于第10半导体区域之上，且在第2方向上设置于第6半导体区域与第9半导体区域之间的电流阻挡区域。
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公开(公告)号：CN118693076A
公开(公告)日：2024-09-24
申请号：CN202310893319.0
申请日：2023-07-20
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 吉川大辉
Abstract: 本发明的实施方式涉及半导体装置。实施方式的半导体装置具备第一电极、第二电极、第一区域和第二区域。第二电极包含朝向第一电极突出的接触部。第一区域包含第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、栅极电极、第一导电型的第四半导体区域、第二导电型的第五半导体区域。第三半导体区域包含第一部分及第二部分。第四半导体区域在第一方向上设置于第三半导体区域与接触部之间。第四半导体区域在第三方向上与第一部分并排。第五半导体区域设置于第三半导体区域之上，在第二方向上与接触部相接。第五半导体区域在第三方向上与第二部分并排。
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Patent Agency Ranking
公开(公告)号：CN112531010A
公开(公告)日：2021-03-19
申请号：CN202010073396.8
申请日：2020-01-22
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 吉川大辉
IPC: H01L29/06 , H01L29/861 , H01L29/78 , H01L29/739
Abstract: 提供的能够抑制由电压施加引起的耐压的降低的半导体装置具备第1电极、第1导电型的第1、第3半导体区域、第2导电型的第2半导体区域及多个环状区域、第2电极、第3电极及半绝缘层。第2半导体区域设置于第1半导体区域的上方。第3半导体区域设置于第1半导体区域的上方，包围第2半导体区域。多个环状区域分别包围第2半导体区域。第2电极设置于第2半导体区域的上方。第3电极设置于第3半导体区域的上方。半绝缘层与第1半导体区域、第2电极、多个环状区域及第3电极接触。多个环状区域包含第1环状区域及设置于第1环状区域与第3半导体区域之间的第2环状区域。径向上的第2环状区域的长度比径向上的第1环状区域的长度短。
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公开(公告)号：CN118693140A
公开(公告)日：2024-09-24
申请号：CN202310899360.9
申请日：2023-07-21
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06 , H01L29/861 , H01L29/10
Abstract: 本发明的实施方式涉及半导体装置。实施方式的半导体装置具有第一电极、第二电极、第一区域和第二区域。第一区域包含第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的多个第三半导体区域、栅极电极、导电部、第二导电型的第四半导体区域、第一导电型的第五半导体区域、以及第二导电型的第六半导体区域。栅极电极隔着栅极绝缘层与多个第三半导体区域中的一个面对。导电部隔着绝缘层与多个第三半导体区域中的另一个对置，并与第二电极电连接。第四半导体区域设置在多个第三半导体区域中的一个上。第六半导体区域设置在多个第三半导体区域的另一个上。第六半导体区域在第三方向上的长度比第四半导体区域在第三方向上的长度长。
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公开(公告)号：CN117594631A
公开(公告)日：2024-02-23
申请号：CN202211675238.5
申请日：2022-12-26
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 吉川大辉
IPC: H01L29/06 , H01L29/739
Abstract: 本发明的实施方式涉及半导体装置。实施方式的半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、栅极电极、第一导电型的第三半导体区域、第二导电型的第四半导体区域、第二电极和第二导电型的第五半导体区域。第一半导体区域设于第一电极之上。第二半导体区域设于第一半导体区域之上。栅极电极在第二方向上隔着栅极绝缘层面对第二半导体区域。第三半导体区域设于第二半导体区域之上。第四半导体区域在第三方向上与第三半导体区域排列。第二电极包含在第二方向上与第三半导体区域及第四半导体区域排列的接触部。第五半导体区域在第一方向上设于第二半导体区域与接触部之间。
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公开(公告)号：CN115117162A
公开(公告)日：2022-09-27
申请号：CN202110835833.X
申请日：2021-07-23
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 实施方式提供能够降低开关损耗的半导体装置及半导体电路。实施方式的半导体装置具备：半导体层，具有第一面及第二面、从第一面侧到第二面侧依次具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域和第二导电型的第四半导体区域，并具有第一面侧的第一沟槽和第二沟槽；第一沟槽之中的第一栅极电极；第一导电层，与第一沟槽之中的第一栅极电极与第二面之间的第一栅极电极分离；第二沟槽之中的第二栅极电极；第二沟槽之中的第二栅极电极和第二面之间的第二导电层；第一面侧的第一电极；第二面的第二电极；与第一栅极电极电连接的第一栅极电极焊盘；及与第二栅极电极电连接的第二栅极电极焊盘。
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公开(公告)号：CN118693139A
公开(公告)日：2024-09-24
申请号：CN202310885169.9
申请日：2023-07-19
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06 , H01L29/861
Abstract: 本发明的实施方式涉及半导体装置。该半导体装置具备第1电极、第2电极、第1区域和第2区域。第2电极与第1电极分离。第1区域包括第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、栅极电极、第2导电型的第4半导体区域、第1导电型的第5半导体区域和第1导电型的第6半导体区域。第5半导体区域设置在第3半导体区域的一部分与第4半导体区域之间。第5半导体区域在第2方向上与第2电极的一部分并排。第5半导体区域具有比第3半导体区域高的第1导电型的杂质浓度。第6半导体区域设置在第3半导体区域与第2电极的一部分之间。第6半导体区域具有比第3半导体区域高的第1导电型的杂质浓度。
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