公开(公告)号：CN113497033B

公开(公告)日：2024-09-27

申请号：CN202010666280.5

申请日：2020-07-10

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 系数裕子 ,  末代知子 ,  岩鍜治阳子 ,  罇贵子

IPC: H01L27/06 ,  H01L29/06

Abstract: 实施方式提供一种能够降低恢复损耗的半导体装置及其控制方法。实施方式的半导体装置具备半导体部、设于所述半导体部的背面上的第一电极、设于所述半导体部的表面上的第二电极、以及设于所述半导体部与所述第二电极之间控制电极。所述控制电极配置在设于所述半导体部的沟槽的内部，通过第一绝缘膜与所述半导体部电绝缘。所述半导体部包括第一导电型的第一层、第二导电型的第二层、以及第二导电型的第三层。所述第一层在所述第一电极与所述第二电极之间延伸。所述第二层设于所述第一层与所述第二电极之间，并与所述第二电极连接。所述第三层设于所述第一层与所述第二电极之间，并与所述第二层及所述第一绝缘膜相接。

公开(公告)号：CN115084251A

公开(公告)日：2022-09-20

申请号：CN202110835931.3

申请日：2021-07-23

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 末代知子 ,  岩鍜治阳子 ,  系数裕子

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 提供恢复损失降低、安全动作区域扩大的半导体装置及半导体电路。半导体装置具备：半导体层，包含第一沟槽、第二沟槽、第一导电型的第一半导体区域、第一面与第一半导体区域之间的、第一沟槽与第二沟槽之间的、与第二沟槽接触的第二导电型的第二半导体区域、设置于第一沟槽与第二半导体区域之间的第一导电型的第三半导体区域、第三半导体区域与第一面之间的第二导电型杂质浓度比第二半导体区域高的第二导电型的第四半导体区域、及设置于第二半导体区域与第一面之间、与第四半导体区域分离、与第二沟槽接触、第二导电型杂质浓度比第二半导体区域高的第二导电型的第五半导体区域；半导体层的第一面侧的第一电极；及半导体层的第二面侧的第二电极。

公开(公告)号：CN115207112A

公开(公告)日：2022-10-18

申请号：CN202111008803.8

申请日：2021-08-31

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岩鍜治阳子 ,  末代知子 ,  系数裕子 ,  河村圭子

IPC: H01L29/739 ,  H01L29/423

Abstract: 本发明涉及半导体装置及其控制方法。半导体装置具有第一电极、第二电极、第一至第五半导体区域、第一及第二栅极电极。第一半导体区域设置于第一电极与第二电极之间。第二半导体区域设置于第一半导体区域与第二电极之间。第三半导体区域设置于第一半导体区域与第一电极之间。第一栅极电极隔着第一绝缘膜与第二半导体区域对置。第二栅极电极隔着第二绝缘膜与第二半导体区域对置，且隔着与第二绝缘膜接触的第三绝缘膜而与第二电极对置。第五半导体区域设置于第二半导体区域与第二电极之间，且隔着第二或第三绝缘膜与第二栅极电极相邻，并且具有与第二电极电接触的边界部。第四半导体区域的上表面与第一电极的距离大于边界部与第一电极的距离。

公开(公告)号：CN114267732A

公开(公告)日：2022-04-01

申请号：CN202110833904.2

申请日：2021-07-23

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 末代知子 ,  岩鍜治阳子 ,  系数裕子

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 实施方式提供降低了关断损失的半导体装置以及半导体电路。半导体装置具备：第一及第二电极；第一及第二栅极电极；及半导体层，具有第一导电型的第一半导体区域、第一半导体区域与第一面之间的与第一栅极电极对置的第二导电型的第二半导体区域、第二半导体区域与第一面之间的与第一电极相接的第一导电型的第三半导体区域、第一半导体区域与第二面之间的与第二栅极电极对置并与第二电极相接的第二导电型的第四半导体区域、第四半导体区域与第二面之间的与第二电极相接的第一导电型的第五半导体区域，包含第一栅极电极的第一晶体管具有第一阈值电压，包含第二栅极电极的第二晶体管具有与第一阈值电压相比正负符号相同且绝对值不同的第二阈值电压。

公开(公告)号：CN114203828A

公开(公告)日：2022-03-18

申请号：CN202110878861.X

申请日：2021-08-02

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 系数裕子 ,  末代知子 ,  岩鍜治阳子 ,  罇贵子 ,  河村圭子 ,  布施香织

IPC: H01L29/861 ,  H01L29/40

Abstract: 实施方式的半导体装置具备第一导电型的第一半导体层、第二导电型的第三半导体层、第一导电型的第二半导体层、多个电极以及第一绝缘膜。第二半导体层设置于第一半导体层上，包含比第一半导体层的第一导电型杂质低浓度的第一导电型杂质。第三半导体层设置于第二半导体层的上方，具有与第二半导体层相反侧的第一面。多个电极从第一面到第二半导体层中为止在多个沟槽的内部延伸。多个第一绝缘膜分别设置于多个电极与第二及第三半导体层之间。多个电极包括：第一电极组，在第一面上在第一方向上各隔开第一距离而排成一列；以及第二电极组，在第一方向上各隔开第一距离地排成一列，在第二方向上与第一电极组隔开第二距离。

公开(公告)号：CN117747645A

公开(公告)日：2024-03-22

申请号：CN202211662572.7

申请日：2022-12-23

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 罇贵子 ,  岩鍜治阳子 ,  布施香织 ,  系数裕子 ,  河村圭子

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/06

Abstract: 本发明的实施方式涉及半导体装置及其制造方法。一个实施方式的半导体装置具备：半导体基板；单元区域，设于半导体基板的第一面侧；以及终端区域，在半导体基板的第一面侧设于单元区域的外侧。终端区域包含将单元区域包围并含有第一导电型杂质的多个第一扩散层。在与第一面垂直的第一方向上的终端区域的剖面，多个第一扩散层中的至少一个第一扩散层具有：第一区域，在第一方向上从半导体基板的第一面向第二面延伸；以及第二区域，在与第一方向正交的第二方向上从第一区域延伸。第二区域所包含的第一导电型杂质的浓度比第一区域所包含的第一导电型杂质的浓度低。

公开(公告)号：CN116799048A

公开(公告)日：2023-09-22

申请号：CN202210831311.7

申请日：2022-07-14

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 系数裕子 ,  末代知子 ,  岩鍜治阳子 ,  河村圭子 ,  布施香织

IPC: H01L29/739 ,  H01L29/06

Abstract: 实施方式提供开关损耗小、击穿耐量大的半导体装置。半导体装置具备包含第一导电型的第一半导体层、第二导电型的第二及第三半导体层的半导体部、第一电极、第二电极、设于所述半导体部中的多个第三电极。所述半导体部设于所述第一电极与所述第二电极之间，所述第一半导体层在所述第一电极与所述第二电极之间延伸。所述第二半导体层设于所述第一半导体层与所述第二电极之间，所述第三半导体层设于所述第二半导体层与所述第二电极之间。在相邻的两个所述第三电极之间，所述第二电极具有在所述第二半导体层中延伸的接触部。所述第三半导体层相互分离，分别设于所述接触部与所述两个第三电极中的任意的一方之间，并与所述两个第三电极的所述一方面对。

公开(公告)号：CN115117162A

公开(公告)日：2022-09-27

申请号：CN202110835833.X

申请日：2021-07-23

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 安原纪夫 ,  岩鍜治阳子 ,  川口雄介 ,  吉川大辉 ,  松下宪一 ,  花形祥子 ,  末代知子 ,  系数裕子 ,  河村圭子

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 实施方式提供能够降低开关损耗的半导体装置及半导体电路。实施方式的半导体装置具备：半导体层，具有第一面及第二面、从第一面侧到第二面侧依次具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域和第二导电型的第四半导体区域，并具有第一面侧的第一沟槽和第二沟槽；第一沟槽之中的第一栅极电极；第一导电层，与第一沟槽之中的第一栅极电极与第二面之间的第一栅极电极分离；第二沟槽之中的第二栅极电极；第二沟槽之中的第二栅极电极和第二面之间的第二导电层；第一面侧的第一电极；第二面的第二电极；与第一栅极电极电连接的第一栅极电极焊盘；及与第二栅极电极电连接的第二栅极电极焊盘。

公开(公告)号：CN114267731A

公开(公告)日：2022-04-01

申请号：CN202110827985.5

申请日：2021-07-22

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 末代知子 ,  岩鍜治阳子 ,  系数裕子

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 实施方式提供一种可抑制由电流集中引起的破坏的半导体装置以及半导体电路。实施方式的半导体装置具备：具有第一面和与第一面对置的第二面的半导体层，该半导体层包括设于第一面侧的第一沟槽、第二沟槽以及第三沟槽；第一沟槽之中的第一栅极电极；第二沟槽之中的第二栅极电极；第三沟槽之中的第三栅极电极；设于第二面侧的第四栅极电极及第五栅极电极；与第一面相接的第一电极；与第二面相接的第二电极；与第一栅极电极电连接的第一电极焊盘；与第二栅极电极电连接的第二电极焊盘；与第三栅极电极电连接的第三电极焊盘；与第四栅极电极电连接的第四电极焊盘；以及与第五栅极电极电连接的第五电极焊盘。

公开(公告)号：CN114203811B

公开(公告)日：2025-02-07

申请号：CN202110207897.5

申请日：2021-02-24

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 诹访刚史 ,  末代知子 ,  岩鍜治阳子 ,  系数裕子 ,  罇贵子

IPC: H10D12/00 ,  H10D62/10 ,  H10D62/13 ,  H10D64/00

Abstract: 实施方式涉及半导体装置及其控制方法。半导体装置具备第一导电型的第一半导体层、设置在第一半导体层上的第二导电型的第二半导体层、选择性地设置在第二半导体层上的第一导电型的第三半导体层、选择性地设置在第二半导体层上并与第三半导体层并排的第二导电型的第四半导体层及第二导电型的第五半导体层。第一半导体层位于第二半导体层与第五半导体层之间。第四半导体层在与第二半导体层的上表面平行的平面内，第四半导体层的面积具有比第三半导体层的面积大的面积。半导体装置还具备：控制电极，设置在从第三半导体层的上表面至第一半导体层中的深度的沟道的内部；第一电极，与第三半导体层电连接；及第二电极，与第四半导体层电连接。