公开(公告)号：CN1825324A

公开(公告)日：2006-08-30

申请号：CN200610008396.X

申请日：2006-02-21

Applicant: 株式会社东芝

Inventor： 小川龙二

IPC: G06F17/50 ,  G03F7/20 ,  H01L21/027

CPC classification number: G06F17/5068 ,  G06F17/5081

Abstract: 一种布局最佳化方法，包括：准备半导体器件的设计规则、上述半导体器件的电路连接信息或布局数据以及上述半导体器件的电路特性信息的步骤；和用上述设计规则、上述电路连接信息或上述布局数据以及上述电路特性信息，使上述半导体器件的布局最佳化的步骤。

公开(公告)号：CN1645377A

公开(公告)日：2005-07-27

申请号：CN200410099747.3

申请日：2004-12-16

Applicant: 株式会社东芝

Inventor： 小谷敏也 ,  野岛茂树 ,  姜帅现 ,  出羽恭子 ,  小川龙二 ,  田中聪 ,  井上壮一 ,  高川裕隆

IPC: G06F17/50 ,  H01L21/82

CPC classification number: G06F17/5081 ,  H01L21/0271

Abstract: 本发明提供一种通过使设计规则、工艺邻近效应修正(process proximity correction)参数和工艺参数的至少1个最优化制作设计布局的方法，包括：根据设计布局和工艺参数计算加工图形形状(processed pattern shape)的工序；抽取相对于所述加工图形形状的评价值不满足指定的公差(tolerance)的危险部位(dangerous spot)的工序；根据包含在所述危险部位的图形生成所述设计布局的修正指导的工序；根据所述修正指导进行与所述设计布局的所述危险部位对应的部分的修正的工序。

公开(公告)号：CN100421118C

公开(公告)日：2008-09-24

申请号：CN200610008396.X

申请日：2006-02-21

Applicant: 株式会社东芝

Inventor： 小川龙二

IPC: G06F17/50 ,  G03F7/20 ,  H01L21/027

CPC classification number: G06F17/5068 ,  G06F17/5081

Abstract: 一种布局最佳化方法，包括：准备半导体器件的设计规则、上述半导体器件的电路连接信息或布局数据以及上述半导体器件的电路特性信息的步骤；和用上述设计规则、上述电路连接信息或上述布局数据以及上述电路特性信息，使上述半导体器件的布局最佳化的步骤。

公开(公告)号：CN100392662C

公开(公告)日：2008-06-04

申请号：CN200410099747.3

申请日：2004-12-16

Applicant: 株式会社东芝

Inventor： 小谷敏也 ,  野岛茂树 ,  姜帅现 ,  出羽恭子 ,  小川龙二 ,  田中聪 ,  井上壮一 ,  市川裕隆

IPC: G06F17/50 ,  H01L21/82

CPC classification number: G06F17/5081 ,  H01L21/0271

Abstract: 本发明提供一种通过使设计规则、工艺邻近效应修正(processproximity correction)参数和工艺参数的至少1个最优化制作设计布局的方法，包括：根据设计布局和工艺参数计算加工图形形状(processed patternshape)的工序；抽取相对于所述加工图形形状的评价值不满足指定的公差(tolerance)的危险部位(dangerous spot)的工序；根据包含在所述危险部位的图形生成所述设计布局的修正指导的工序；根据所述修正指导进行与所述设计布局的所述危险部位对应的部分的修正的工序。